JP2723868B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも１つの
出力段パワーＭＯＳＦＥＴと制御用の小信号半導体素子
とをモノリシックに集積化した半導体装置に関し、特に
パワーＭＯＳＦＥＴのオン抵抗を低減できる半導体装置
に関するものである。
出力段パワーＭＯＳＦＥＴと制御用の小信号半導体素子
とをモノリシックに集積化した半導体装置に関し、特に
パワーＭＯＳＦＥＴのオン抵抗を低減できる半導体装置
に関するものである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴとしては、従来よ
り、縦型素子として構成することが広く行われてきた。
図５は、ＶＤＭＯＳ（Vertical Double-diffused MOS）
と呼ばれる縦型構造のパワーＭＯＳＦＥＴの断面図であ
り、図６はその平面図である（但し、図６では、図を見
やすくするためにソース開口部２０９ａ、すなわち、ゲ
ート電極のソース開口部以外の部分の図示は省略されて
いる）。
り、縦型素子として構成することが広く行われてきた。
図５は、ＶＤＭＯＳ（Vertical Double-diffused MOS）
と呼ばれる縦型構造のパワーＭＯＳＦＥＴの断面図であ
り、図６はその平面図である（但し、図６では、図を見
やすくするためにソース開口部２０９ａ、すなわち、ゲ
ート電極のソース開口部以外の部分の図示は省略されて
いる）。
【０００３】このデバイスは以下のように作製される。
ｎ+ 型シリコン基板２０１上にｎ型エピタキシャル層２
０２を成長させ、基板上にゲート酸化膜２０８を介して
ポリシリコンなどからなるゲート電極２０９を形成す
る。ゲート電極２０９にはソース開口部２０９ａが設け
られている。このソース開口部２０９ａを介してボロン
を注入してベース領域（チャネル領域）となるｐ型拡散
層２１０を形成する。ソース開口部内にフォトレジスト
マスクを形成した後、ヒ素を導入し、マスクを除去して
さらにボロンを導入して、ソース拡散層となるｎ+ 型拡
散層２１１とバックゲート領域となるｐ+ 型拡散層２２
３を形成する。基板表面に層間絶縁膜２１２を形成し、
コンタクトホールを開孔した後、ソース電極２１５を形
成し、また基板裏面にドレイン電極を形成して、図示さ
れたデバイスの製作が完了する。
ｎ+ 型シリコン基板２０１上にｎ型エピタキシャル層２
０２を成長させ、基板上にゲート酸化膜２０８を介して
ポリシリコンなどからなるゲート電極２０９を形成す
る。ゲート電極２０９にはソース開口部２０９ａが設け
られている。このソース開口部２０９ａを介してボロン
を注入してベース領域（チャネル領域）となるｐ型拡散
層２１０を形成する。ソース開口部内にフォトレジスト
マスクを形成した後、ヒ素を導入し、マスクを除去して
さらにボロンを導入して、ソース拡散層となるｎ+ 型拡
散層２１１とバックゲート領域となるｐ+ 型拡散層２２
３を形成する。基板表面に層間絶縁膜２１２を形成し、
コンタクトホールを開孔した後、ソース電極２１５を形
成し、また基板裏面にドレイン電極を形成して、図示さ
れたデバイスの製作が完了する。
【０００４】近年、微細加工技術の進歩によってセル
（基本トランジスタ）密度が向上したことにより、単位
面積当たりの電流経路が増加し、それに従ってオン抵抗
が減少し、６０Ｖ以下の耐圧のデバイスではオン抵抗が
１００ｍΩ・ｍｍ2 を切る低オン抵抗のものが発表され
ている。
（基本トランジスタ）密度が向上したことにより、単位
面積当たりの電流経路が増加し、それに従ってオン抵抗
が減少し、６０Ｖ以下の耐圧のデバイスではオン抵抗が
１００ｍΩ・ｍｍ2 を切る低オン抵抗のものが発表され
ている。
【０００５】しかし、上記のように微細化が進むと、チ
ャネル抵抗が減少する反面、チップの厚みの大半を占め
るｎ+ 型シリコン基板２０１の抵抗Ｒsub が無視できな
くなってきた。すばわち、オン抵抗Ｒonはデバイス各部
の直列抵抗として、 Ｒon＝Ｒch＋ＲjFET＋Ｒepi ＋Ｒsub ただし、Ｒch ：チャネル抵抗 ＲjFET：ジャンクションＦＥＴ部抵抗 Ｒepi ：エピタキシャル層抵抗 Ｒsub ：基板抵抗 で表わされるが、本発明者等の計算によれば、セルサイ
ズが１２×１２μｍを切るようになると、ｎ+ 型シリコ
ン基板２０１の基板抵抗Ｒsub が全体の３０〜４０％を
占めるようになることが判った。
ャネル抵抗が減少する反面、チップの厚みの大半を占め
るｎ+ 型シリコン基板２０１の抵抗Ｒsub が無視できな
くなってきた。すばわち、オン抵抗Ｒonはデバイス各部
の直列抵抗として、 Ｒon＝Ｒch＋ＲjFET＋Ｒepi ＋Ｒsub ただし、Ｒch ：チャネル抵抗 ＲjFET：ジャンクションＦＥＴ部抵抗 Ｒepi ：エピタキシャル層抵抗 Ｒsub ：基板抵抗 で表わされるが、本発明者等の計算によれば、セルサイ
ズが１２×１２μｍを切るようになると、ｎ+ 型シリコ
ン基板２０１の基板抵抗Ｒsub が全体の３０〜４０％を
占めるようになることが判った。
【０００６】なお、上記の値は、ゲート酸化膜厚＝５０
０Å、ゲート電圧＝１０Ｖ、ｎ型エピタキシャル層の比
抵抗＝０．４Ω・ｃｍ、ｎ型エピタキシャル層の厚さ＝
６μｍ、ｎ+ 型シリコン基板の比抵抗＝０．０１５Ω・
ｃｍ、ｎ+ 型シリコン基板の厚さ＝２７０μｍ、セルサ
イズ＝１２×１２μｍとして計算した値である。上記の
ｎ+ 型シリコン基板２０１の抵抗を減らす方法として
は、不純物濃度を上げる方法や厚さを薄くする方法があ
るが、前者にはｎ型エピタキシャル層２０２の結晶性の
悪化という問題が、後者には機械強度の低下によるウェ
ハ割れという問題があり、いずれも限界にきている。
０Å、ゲート電圧＝１０Ｖ、ｎ型エピタキシャル層の比
抵抗＝０．４Ω・ｃｍ、ｎ型エピタキシャル層の厚さ＝
６μｍ、ｎ+ 型シリコン基板の比抵抗＝０．０１５Ω・
ｃｍ、ｎ+ 型シリコン基板の厚さ＝２７０μｍ、セルサ
イズ＝１２×１２μｍとして計算した値である。上記の
ｎ+ 型シリコン基板２０１の抵抗を減らす方法として
は、不純物濃度を上げる方法や厚さを薄くする方法があ
るが、前者にはｎ型エピタキシャル層２０２の結晶性の
悪化という問題が、後者には機械強度の低下によるウェ
ハ割れという問題があり、いずれも限界にきている。
【０００７】また、ドレイン電極をシリコン基板裏面か
らとる構造のため、ドレイン端子が電源に直結するハイ
サイドスイッチ以外には、出力段パワーＭＯＳＦＥＴの
多出力化が不可能という問題がある。これらのＶＤＭＯ
Ｓの問題点に対処したものとして、ドレインを横方向に
配置した、ＬＤＭＯＳ（ Lateral Double-diffused MO
S）と称されるパワーＭＯＳＦＥＴがある。図７は、特
開平３−２５７９６９号公報にて開示されたＬＤＭＯＳ
の断面図であり、図８はその平面図である。
らとる構造のため、ドレイン端子が電源に直結するハイ
サイドスイッチ以外には、出力段パワーＭＯＳＦＥＴの
多出力化が不可能という問題がある。これらのＶＤＭＯ
Ｓの問題点に対処したものとして、ドレインを横方向に
配置した、ＬＤＭＯＳ（ Lateral Double-diffused MO
S）と称されるパワーＭＯＳＦＥＴがある。図７は、特
開平３−２５７９６９号公報にて開示されたＬＤＭＯＳ
の断面図であり、図８はその平面図である。
【０００８】図７に示されるように、ｐ型シリコン基板
３０１上のｎ型エピタキシャル層３０２の表面領域内に
は、ｎ+ 型ドレイン拡散層３０５とベース層となるｐ型
拡散層３１０が設けられており、ｐ型拡散層３１０内に
はさらにソース拡散層となるｎ+ 型拡散層３１１とｐ+
型拡散層３２３が形成されている。基板上には、ゲート
酸化膜３０８を介してゲート電極３０９が形成されてお
り、その上には第１の層間絶縁膜３１２が形成されてい
る。第１の層間絶縁膜３１２に開孔されたコンタクトホ
ールを介してソース電極３１５と第１のドレイン電極３
１４が形成されている。その上には第２の層間絶縁膜３
１６と第２のドレイン電極３１８が形成されている。
３０１上のｎ型エピタキシャル層３０２の表面領域内に
は、ｎ+ 型ドレイン拡散層３０５とベース層となるｐ型
拡散層３１０が設けられており、ｐ型拡散層３１０内に
はさらにソース拡散層となるｎ+ 型拡散層３１１とｐ+
型拡散層３２３が形成されている。基板上には、ゲート
酸化膜３０８を介してゲート電極３０９が形成されてお
り、その上には第１の層間絶縁膜３１２が形成されてい
る。第１の層間絶縁膜３１２に開孔されたコンタクトホ
ールを介してソース電極３１５と第１のドレイン電極３
１４が形成されている。その上には第２の層間絶縁膜３
１６と第２のドレイン電極３１８が形成されている。
【０００９】図８に示されるように、正方形のドレイン
開口部（第１の層間絶縁膜３１２に形成されたコンタク
トホール）３０５ａと六角形のソース開口部（ゲート電
極３０９に形成された開口）３０９ａとが交互に形成さ
れている。図７、図８に示されるデバイスにおいては、
電流は、ｎ+ 型ドレイン拡散層３０５からｎ型エピタキ
シャル層３０２を経て、ｐ型拡散層３１０の反転層を通
ってソース拡散層のｎ+ 型拡散層３１１へと主に基板表
面に流れるため、基板抵抗の影響は少なくなる。
開口部（第１の層間絶縁膜３１２に形成されたコンタク
トホール）３０５ａと六角形のソース開口部（ゲート電
極３０９に形成された開口）３０９ａとが交互に形成さ
れている。図７、図８に示されるデバイスにおいては、
電流は、ｎ+ 型ドレイン拡散層３０５からｎ型エピタキ
シャル層３０２を経て、ｐ型拡散層３１０の反転層を通
ってソース拡散層のｎ+ 型拡散層３１１へと主に基板表
面に流れるため、基板抵抗の影響は少なくなる。
【００１０】
【発明が解決しようとする課題】上述したように、図
５、図６に示す従来のＶＤＭＯＳにおいては、基板抵抗
の影響でオン抵抗を低くすることに限界があり、回路応
用としても、ハイサイドスイッチ以外の用途では出力段
パワーＭＯＳＦＥＴの多出力化が不可能という問題があ
った。
５、図６に示す従来のＶＤＭＯＳにおいては、基板抵抗
の影響でオン抵抗を低くすることに限界があり、回路応
用としても、ハイサイドスイッチ以外の用途では出力段
パワーＭＯＳＦＥＴの多出力化が不可能という問題があ
った。
【００１１】また、図７、図８に示したＬＤＭＯＳ構造
では、ｐ型拡散層（チャネル領域）３１０内のｎ+ 型拡
散層３１１と対向する位置にｎ+ 型ドレイン拡散層３０
５を設ける必要があることから、ｐ型拡散層３１０とｎ
+ 型ドレイン拡散層３０５を交互に配置しなければなら
ず、セル密度を効果的に向上させることができない。さ
らに、ｐ型拡散層３１０同士が対向している領域では有
効にチャネルが形成されないので、全体のオン抵抗を大
幅に低減することができない。
では、ｐ型拡散層（チャネル領域）３１０内のｎ+ 型拡
散層３１１と対向する位置にｎ+ 型ドレイン拡散層３０
５を設ける必要があることから、ｐ型拡散層３１０とｎ
+ 型ドレイン拡散層３０５を交互に配置しなければなら
ず、セル密度を効果的に向上させることができない。さ
らに、ｐ型拡散層３１０同士が対向している領域では有
効にチャネルが形成されないので、全体のオン抵抗を大
幅に低減することができない。
【００１２】また、従来のＬＤＭＯＳでは、チャネル領
域となるｐ型拡散層とドレイン領域とが同一平面上に形
成されているため、チャネル抵抗とＶＤＭＯＳでの基板
抵抗Ｒsub に相当するドレイン拡散抵抗Ｒdrを同時に低
くすることはできなかった。例えば、耐圧を１００Ｖ以
上と高くした場合、オン抵抗に占めるドレイン拡散抵抗
Ｒdrの割合が高くなるためこれを低減するには、ドレイ
ン開口部３０５ａの面積を大きくしなければならない
が、ドレイン開口部３０５ａの面積を大きくすることは
必然的にソース開口部３０９ａの面積の縮小を招くこと
になり、Ｒchが増大するため全体のオン抵抗を低減する
ことはできない。
域となるｐ型拡散層とドレイン領域とが同一平面上に形
成されているため、チャネル抵抗とＶＤＭＯＳでの基板
抵抗Ｒsub に相当するドレイン拡散抵抗Ｒdrを同時に低
くすることはできなかった。例えば、耐圧を１００Ｖ以
上と高くした場合、オン抵抗に占めるドレイン拡散抵抗
Ｒdrの割合が高くなるためこれを低減するには、ドレイ
ン開口部３０５ａの面積を大きくしなければならない
が、ドレイン開口部３０５ａの面積を大きくすることは
必然的にソース開口部３０９ａの面積の縮小を招くこと
になり、Ｒchが増大するため全体のオン抵抗を低減する
ことはできない。
【００１３】本発明は、上述した従来技術の問題点を解
決すべくなされたものであって、その目的とするところ
は、従来技術のパワーＭＯＳＦＥＴよりもさらに低いオ
ン抵抗が可能な横型構造のパワーＭＯＳＦＥＴを含むパ
ワーＩＣを提供することである。
決すべくなされたものであって、その目的とするところ
は、従来技術のパワーＭＯＳＦＥＴよりもさらに低いオ
ン抵抗が可能な横型構造のパワーＭＯＳＦＥＴを含むパ
ワーＩＣを提供することである。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による半導体装置は、半導体基板（１０１）
上に形成された第１導電型の半導体層（１０２）と、前
記半導体層と前記半導体基板間に形成された、第１導電
型の不純物が高濃度にドープされた埋め込み拡散層（１
０４）と、前記埋め込み拡散層上の前記半導体層の表面
領域内に規則的に形成された第２導電型の複数のベース
拡散層（１１０）と、前記ベース拡散層の表面領域内に
形成された第１導電型のソース拡散層（１１１）と、前
記半導体層を貫通して前記埋め込み拡散層に到達する１
ないし複数のドレイン引き上げ拡散層（１０５）と、前
記半導体層上にゲート絶縁膜を介して形成された前記ベ
ース拡散層および前記ドレイン引き上げ拡散層上に開口
を有するゲート電極（１０９）と、を有し、前記ベース
拡散層の形成された半導体層を、前記ベース拡散層の形
成されたソースセルと前記ドレイン引き上げ拡散層の形
成されたドレインセルに分割するとき、一辺が第１の寸
法を持つ正方形の第１のソースセル（１２０）が行方向
および列方向にそれぞれ１ないし複数個配置されたソー
スセルブロックが行方向および列方向に第１の寸法より
長い第２の寸法をおいて配置され、前記第１のソースセ
ル間には第１の寸法および第２の寸法を各辺の長さとす
る長方形の第２のソースセル（１２１）が配置され、第
２のソースセルに挟まれた領域内にはドレインセル（１
２２）が配置されていることを特徴としている。
めの本発明による半導体装置は、半導体基板（１０１）
上に形成された第１導電型の半導体層（１０２）と、前
記半導体層と前記半導体基板間に形成された、第１導電
型の不純物が高濃度にドープされた埋め込み拡散層（１
０４）と、前記埋め込み拡散層上の前記半導体層の表面
領域内に規則的に形成された第２導電型の複数のベース
拡散層（１１０）と、前記ベース拡散層の表面領域内に
形成された第１導電型のソース拡散層（１１１）と、前
記半導体層を貫通して前記埋め込み拡散層に到達する１
ないし複数のドレイン引き上げ拡散層（１０５）と、前
記半導体層上にゲート絶縁膜を介して形成された前記ベ
ース拡散層および前記ドレイン引き上げ拡散層上に開口
を有するゲート電極（１０９）と、を有し、前記ベース
拡散層の形成された半導体層を、前記ベース拡散層の形
成されたソースセルと前記ドレイン引き上げ拡散層の形
成されたドレインセルに分割するとき、一辺が第１の寸
法を持つ正方形の第１のソースセル（１２０）が行方向
および列方向にそれぞれ１ないし複数個配置されたソー
スセルブロックが行方向および列方向に第１の寸法より
長い第２の寸法をおいて配置され、前記第１のソースセ
ル間には第１の寸法および第２の寸法を各辺の長さとす
る長方形の第２のソースセル（１２１）が配置され、第
２のソースセルに挟まれた領域内にはドレインセル（１
２２）が配置されていることを特徴としている。
【００１５】そして、好ましくは、前記半導体層（１０
２）は該半導体層を貫通する絶縁分離層（１０３）によ
って複数の領域に分離され、前記埋め込み拡散層および
前記ベース拡散層が絶縁分離された一つの領域内に形成
され、絶縁分離された他の領域内には、他のＭＯＳ型ト
ランジスタおよび／またはバイポーラトランジスタが形
成される。
２）は該半導体層を貫通する絶縁分離層（１０３）によ
って複数の領域に分離され、前記埋め込み拡散層および
前記ベース拡散層が絶縁分離された一つの領域内に形成
され、絶縁分離された他の領域内には、他のＭＯＳ型ト
ランジスタおよび／またはバイポーラトランジスタが形
成される。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１、図２は、本発明の実
施の形態を説明するための半導体チップの断面図である
（図１は断面図の右半分、図２は断面図の左半分）。同
図に示されるように、ｐ型シリコン基板１０１上には、
ｎ型エピタキシャル層１０２が形成されており、そし
て、このｎ型エピタキシャル層１０２内にはこれを電気
的に分離するためのｐ型絶縁分離層１０３が形成されて
いる。ｎ型エピタキシャル層１０２の分離された各領域
には、パワーＭＯＳＦＥＴの外、制御用のバイポーラ素
子やＣＭＯＳが形成される。ＣＭＯＳ形成領域には、ｎ
チャネルＭＯＳＦＥＴを形成するためにｐ型ウェル層１
０６が形成されている。基板上には、また各素子を分離
するためのフィールド絶縁膜１０７が形成されている。
て図面を参照して説明する。図１、図２は、本発明の実
施の形態を説明するための半導体チップの断面図である
（図１は断面図の右半分、図２は断面図の左半分）。同
図に示されるように、ｐ型シリコン基板１０１上には、
ｎ型エピタキシャル層１０２が形成されており、そし
て、このｎ型エピタキシャル層１０２内にはこれを電気
的に分離するためのｐ型絶縁分離層１０３が形成されて
いる。ｎ型エピタキシャル層１０２の分離された各領域
には、パワーＭＯＳＦＥＴの外、制御用のバイポーラ素
子やＣＭＯＳが形成される。ＣＭＯＳ形成領域には、ｎ
チャネルＭＯＳＦＥＴを形成するためにｐ型ウェル層１
０６が形成されている。基板上には、また各素子を分離
するためのフィールド絶縁膜１０７が形成されている。
【００１７】ｐ型シリコン基板１０１と素子分離された
ｎ型エピタキシャル層１０２の間にはシート抵抗が５〜
２０Ω／□のｎ+ 型埋め込み層１０４が形成されてお
り、この埋め込み層１０４はｎ+ 型ドレイン引き出し層
１０５によって基板上に引き出されている。このｎ+ 型
埋め込み層１０４上には、ベース拡散層であるｐ型拡散
層１１０が形成されており、このｐ型拡散層の表面領域
内にはソース領域となるｎ+ 型拡散層１１１が形成され
ている。また、図示されてはいないがｎ+ 型拡散層１１
１に挟まれた領域内にはバックゲート領域のｐ+ 型拡散
層が形成されている。
ｎ型エピタキシャル層１０２の間にはシート抵抗が５〜
２０Ω／□のｎ+ 型埋め込み層１０４が形成されてお
り、この埋め込み層１０４はｎ+ 型ドレイン引き出し層
１０５によって基板上に引き出されている。このｎ+ 型
埋め込み層１０４上には、ベース拡散層であるｐ型拡散
層１１０が形成されており、このｐ型拡散層の表面領域
内にはソース領域となるｎ+ 型拡散層１１１が形成され
ている。また、図示されてはいないがｎ+ 型拡散層１１
１に挟まれた領域内にはバックゲート領域のｐ+ 型拡散
層が形成されている。
【００１８】ｎ型エピタキシャル層１０２の表面上には
ゲート酸化膜１０８が設けられており、このゲート酸化
膜１０８の上にはポリシリコンからなるゲート電極１０
９が設けられている。このゲート電極１０９およびゲー
ト酸化膜１０８の上には第１の層間絶縁膜１１２が設け
られており、この第１の層間絶縁膜１１２には、第１乃
至第４のコンタクトホール１１３ａ〜１１３ｄが設けら
れている。第１、第４のコンタクトホール１１３ａ、１
１３ｄには前記ｎ+ 型ドレイン引き出し層１０５に電気
的に接続された第１のドレイン電極１１４が形成され、
第２、第３のコンタクトホール１１３ｂ、１１３ｃ内お
よび第１の層間絶縁膜１１２上にはソース領域であるｎ
+ 型拡散層１１１に電気的に接続されたソース電極１１
５が形成されている。
ゲート酸化膜１０８が設けられており、このゲート酸化
膜１０８の上にはポリシリコンからなるゲート電極１０
９が設けられている。このゲート電極１０９およびゲー
ト酸化膜１０８の上には第１の層間絶縁膜１１２が設け
られており、この第１の層間絶縁膜１１２には、第１乃
至第４のコンタクトホール１１３ａ〜１１３ｄが設けら
れている。第１、第４のコンタクトホール１１３ａ、１
１３ｄには前記ｎ+ 型ドレイン引き出し層１０５に電気
的に接続された第１のドレイン電極１１４が形成され、
第２、第３のコンタクトホール１１３ｂ、１１３ｃ内お
よび第１の層間絶縁膜１１２上にはソース領域であるｎ
+ 型拡散層１１１に電気的に接続されたソース電極１１
５が形成されている。
【００１９】第１のドレイン電極１１４、ソース電極１
１５および第１の層間絶縁膜１１２の上には第２の層間
絶縁膜１１６が設けられており、この第２の層間絶縁膜
１１６には第１および第２のスルーホール１１７ａ、１
１７ｂが設けられている。これらスルーホール１１７
ａ、１１７ｂ内および第２の層間絶縁膜１１６上には、
ソース電極１１５を完全に覆うように、第１のドレイン
電極１１４間を接続する第２のドレイン電極１１８が設
けられている。第２のドレイン電極１１８および第２の
層間絶縁膜上には保護絶縁膜１１９が設けられている。
図１においては、ｐ型拡散層１１０は２個記載されてい
るに過ぎないが実際には紙面に平行方向および垂直方向
に規則的に多くのｐ型拡散層が配列される。また、ｎ+
型ドレイン引き出し層１０５は、素子の周辺部ばかりで
なくｐ型拡散層１１０間にも適宜配置される。
１５および第１の層間絶縁膜１１２の上には第２の層間
絶縁膜１１６が設けられており、この第２の層間絶縁膜
１１６には第１および第２のスルーホール１１７ａ、１
１７ｂが設けられている。これらスルーホール１１７
ａ、１１７ｂ内および第２の層間絶縁膜１１６上には、
ソース電極１１５を完全に覆うように、第１のドレイン
電極１１４間を接続する第２のドレイン電極１１８が設
けられている。第２のドレイン電極１１８および第２の
層間絶縁膜上には保護絶縁膜１１９が設けられている。
図１においては、ｐ型拡散層１１０は２個記載されてい
るに過ぎないが実際には紙面に平行方向および垂直方向
に規則的に多くのｐ型拡散層が配列される。また、ｎ+
型ドレイン引き出し層１０５は、素子の周辺部ばかりで
なくｐ型拡散層１１０間にも適宜配置される。
【００２０】このように形成されたＭＯＳＦＥＴにおい
ては、ドレイン電流は基板を介さずｎ+ 型埋め込み層１
０４およびｎ+ 型ドレイン引き出し層１０５を通して取
り出されるため、ＶＤＭＯＳにおける基板抵抗Ｒsub に
相当する、ドレイン拡散抵抗Ｒdr（ｎ+ 型埋め込み層１
０４およびｎ+ 型ドレイン引き出し層１０５の抵抗）を
低く抑えることができる。また、基板表面でドレイン拡
散層をソース拡散層に対向して形成する必要がなくなる
ので、ソースセル密度向上させることができ、さらにｐ
型拡散層１１０の周辺部の領域はほぼチャネル領域とし
て機能することになるため、実効的チャネル幅を大幅に
増大させることができ、チャネル抵抗Ｒchおよびジャン
クションＦＥＴ部抵抗ＲjFETの両方を効果的に低減する
ことができる。
ては、ドレイン電流は基板を介さずｎ+ 型埋め込み層１
０４およびｎ+ 型ドレイン引き出し層１０５を通して取
り出されるため、ＶＤＭＯＳにおける基板抵抗Ｒsub に
相当する、ドレイン拡散抵抗Ｒdr（ｎ+ 型埋め込み層１
０４およびｎ+ 型ドレイン引き出し層１０５の抵抗）を
低く抑えることができる。また、基板表面でドレイン拡
散層をソース拡散層に対向して形成する必要がなくなる
ので、ソースセル密度向上させることができ、さらにｐ
型拡散層１１０の周辺部の領域はほぼチャネル領域とし
て機能することになるため、実効的チャネル幅を大幅に
増大させることができ、チャネル抵抗Ｒchおよびジャン
クションＦＥＴ部抵抗ＲjFETの両方を効果的に低減する
ことができる。
【００２１】
【実施例】次に、本発明の実施例について、パワーＭＯ
ＳＦＥＴ部のパターン図を参照して説明する。 ［第１の実施例］図３は、本発明の第１の実施例を説明
するための平面パターン図である。基板上にはソース開
口部１０９ａ、ドレイン開口部１０９ｂを有するゲート
電極が形成されている。ｐ型拡散層１１０およびソース
領域となるｎ+ 型拡散層（図示なし）はソース開口部１
０９ａを介していわゆる二重拡散法を用いて形成され
る。また、ドレイン開口部１０９ｂ内にはｎ+ 型ドレイ
ン引き出し層１０５が形成されているが、これは拡散マ
スク（フォトレジスト）に形成されたドレイン開口部１
０５ａを介して形成された拡散層である。
ＳＦＥＴ部のパターン図を参照して説明する。 ［第１の実施例］図３は、本発明の第１の実施例を説明
するための平面パターン図である。基板上にはソース開
口部１０９ａ、ドレイン開口部１０９ｂを有するゲート
電極が形成されている。ｐ型拡散層１１０およびソース
領域となるｎ+ 型拡散層（図示なし）はソース開口部１
０９ａを介していわゆる二重拡散法を用いて形成され
る。また、ドレイン開口部１０９ｂ内にはｎ+ 型ドレイ
ン引き出し層１０５が形成されているが、これは拡散マ
スク（フォトレジスト）に形成されたドレイン開口部１
０５ａを介して形成された拡散層である。
【００２２】図３に示されるように、ｐ型拡散層１１０
は、第１、第２のソースセル１２０、１２１内に形成さ
れ、ｎ+ 型ドレイン引き出し層１０５はドレインセル１
２２内に形成される。設計に当たっては、第１のソース
セル１２０を規則的に等ピッチで配置する。次に、第１
のソースセル１２０とは対角する位置に、ドレインセル
１２２を第１のソースセル１２０と等ピッチで規則的に
配置し、第１のソースセルの各辺と向かい合う位置に、
第２のソースセル１２１を、第１のソースセル１２０と
等ピッチで規則的に配置する。
は、第１、第２のソースセル１２０、１２１内に形成さ
れ、ｎ+ 型ドレイン引き出し層１０５はドレインセル１
２２内に形成される。設計に当たっては、第１のソース
セル１２０を規則的に等ピッチで配置する。次に、第１
のソースセル１２０とは対角する位置に、ドレインセル
１２２を第１のソースセル１２０と等ピッチで規則的に
配置し、第１のソースセルの各辺と向かい合う位置に、
第２のソースセル１２１を、第１のソースセル１２０と
等ピッチで規則的に配置する。
【００２３】第１のソースセル１２０のパターンは正方
形で、その一辺の寸法Ａは、ゲート電極１０９の幅ａ
と、ｐ型拡散層１１０とｎ+ 型拡散層１１１とを２重拡
散によって形成するゲート電極１０９の開口幅ｂ（以
下、ソース開口幅という）の和で示される。ゲート電極
１０９の幅ａはｐ型拡散層１１０の横方向広がりに挟ま
れたジャンクションＦＥＴ部の抵抗ＲjFETを最小とする
寸法から設計され、またソース開口幅ｂは微細加工技術
の最小寸法に設定される。これらの寸法設計は従来図で
示すＶＤＭＯＳの設計手法と同じで、微細加工技術の進
歩により、日々縮小される値である。この設計により全
体のオン抵抗の中のＲchとＲjFETが最適化される。
形で、その一辺の寸法Ａは、ゲート電極１０９の幅ａ
と、ｐ型拡散層１１０とｎ+ 型拡散層１１１とを２重拡
散によって形成するゲート電極１０９の開口幅ｂ（以
下、ソース開口幅という）の和で示される。ゲート電極
１０９の幅ａはｐ型拡散層１１０の横方向広がりに挟ま
れたジャンクションＦＥＴ部の抵抗ＲjFETを最小とする
寸法から設計され、またソース開口幅ｂは微細加工技術
の最小寸法に設定される。これらの寸法設計は従来図で
示すＶＤＭＯＳの設計手法と同じで、微細加工技術の進
歩により、日々縮小される値である。この設計により全
体のオン抵抗の中のＲchとＲjFETが最適化される。
【００２４】ドレインセル１２２のパターンは正方形
で、その一辺の寸法Ｂはｎ+ 型ドレイン引き出し層１０
５を形成するためのマスクの開口幅ｃとその横方向広が
りｄとｎ型エピタキシャル層１０２のオフセット長ｅの
和で示される。マスク開口幅ｃは単位面積当たりのドレ
イン引き出し抵抗（Ａ・Ｒで与えられる抵抗。Ａ：拡散
層断面積、Ｒ：抵抗）を最小にする寸法に設計され、ｎ
型エピタキシャル層１０２のオフセット長ｅは通常の耐
圧設計と同じ手法で設計される。また、ＶＤＭＯＳの基
板抵抗Ｒsub に相当するドレイン拡散抵抗Ｒdrを低減す
るために、ソースセルとドレインセルの設けられた領域
のｐ+ 型シリコン基板１０１上には、ｎ+型埋め込み層
１０４が拡散されている。これらの設計により、全体の
オン抵抗の中のＲepi と、Ｒsub に相当するドレイン拡
散抵抗Ｒdrが最適化される。
で、その一辺の寸法Ｂはｎ+ 型ドレイン引き出し層１０
５を形成するためのマスクの開口幅ｃとその横方向広が
りｄとｎ型エピタキシャル層１０２のオフセット長ｅの
和で示される。マスク開口幅ｃは単位面積当たりのドレ
イン引き出し抵抗（Ａ・Ｒで与えられる抵抗。Ａ：拡散
層断面積、Ｒ：抵抗）を最小にする寸法に設計され、ｎ
型エピタキシャル層１０２のオフセット長ｅは通常の耐
圧設計と同じ手法で設計される。また、ＶＤＭＯＳの基
板抵抗Ｒsub に相当するドレイン拡散抵抗Ｒdrを低減す
るために、ソースセルとドレインセルの設けられた領域
のｐ+ 型シリコン基板１０１上には、ｎ+型埋め込み層
１０４が拡散されている。これらの設計により、全体の
オン抵抗の中のＲepi と、Ｒsub に相当するドレイン拡
散抵抗Ｒdrが最適化される。
【００２５】第２のソースセル１２１のパターンは長方
形で、その一辺の寸法は前記方法で設計されたＡに、他
の一辺も前記方法で設計された寸法Ｂに設計されてい
る。例えば、ソースセルを正方形のもののみで構成した
場合、ドレインセルの一辺の長さはソースセルの一辺の
長さの整数倍に決まってしまうため、設計の自由度が低
下し結果的にドレインセルを十分に小さくすることがで
きず、全体のオン抵抗を十分に低減することはできない
が、本発明によれば、以上のような設計方法を用いるこ
とで、出力段パワーＭＯＳＦＥＴの全体のオン抵抗を構
成する各抵抗値Ｒch、ＲjFET、Ｒepi 、Ｒdrがそれぞれ
同時に最適化され、全体としてのオン抵抗が大幅に低減
される。なお、図３にはソースセルのみを含む行が２
行、ソースセルとドレインセルを含む行が１行示されて
いるにすぎないが、同様のパターンの繰り返しでより多
くのセルを含むように構成することができる。
形で、その一辺の寸法は前記方法で設計されたＡに、他
の一辺も前記方法で設計された寸法Ｂに設計されてい
る。例えば、ソースセルを正方形のもののみで構成した
場合、ドレインセルの一辺の長さはソースセルの一辺の
長さの整数倍に決まってしまうため、設計の自由度が低
下し結果的にドレインセルを十分に小さくすることがで
きず、全体のオン抵抗を十分に低減することはできない
が、本発明によれば、以上のような設計方法を用いるこ
とで、出力段パワーＭＯＳＦＥＴの全体のオン抵抗を構
成する各抵抗値Ｒch、ＲjFET、Ｒepi 、Ｒdrがそれぞれ
同時に最適化され、全体としてのオン抵抗が大幅に低減
される。なお、図３にはソースセルのみを含む行が２
行、ソースセルとドレインセルを含む行が１行示されて
いるにすぎないが、同様のパターンの繰り返しでより多
くのセルを含むように構成することができる。
【００２６】［第２の実施例］本発明の第２の実施例に
ついて、その平面パターン図である図４を参照して説明
する。本実施例は、各セルの配置パターンが異なるのみ
で、その設計手法や製造方法は第１の実施例の場合と同
様である。第１の実施例のセル配置では、等ピッチで規
則的に配置しているドレインセル１２２の間に、一つの
第２のソースセル１２１を配置し、第２のソースセル１
２１間に第１のソースセル１２０を配置していたが、本
実施例では、ドレインセル間に第２のソースセル１２１
を２個ずつ配置し、第２のソースセル１２１間に２個ず
つ第１のソースセル１２０を配置するパターンに変更さ
れている。このように構成することにより、ソースセル
の全体のセルに占める割合を高くすることができ、セル
密度を向上させ、チャネル抵抗Ｒchを低減することがで
きる。
ついて、その平面パターン図である図４を参照して説明
する。本実施例は、各セルの配置パターンが異なるのみ
で、その設計手法や製造方法は第１の実施例の場合と同
様である。第１の実施例のセル配置では、等ピッチで規
則的に配置しているドレインセル１２２の間に、一つの
第２のソースセル１２１を配置し、第２のソースセル１
２１間に第１のソースセル１２０を配置していたが、本
実施例では、ドレインセル間に第２のソースセル１２１
を２個ずつ配置し、第２のソースセル１２１間に２個ず
つ第１のソースセル１２０を配置するパターンに変更さ
れている。このように構成することにより、ソースセル
の全体のセルに占める割合を高くすることができ、セル
密度を向上させ、チャネル抵抗Ｒchを低減することがで
きる。
【００２７】このように、第２の実施例では第１のソー
スセルと第２のソースセルの列並びを複数とすることで
チャネル抵抗Ｒchは低減するが、一方ドレインセルの全
体のセルに占める割合が低くなり、ドレイン拡散抵抗Ｒ
drが増大するため、ドレインセル間のソースセルの列並
び数を最適化する設計が求められる。この最適な値は、
ＲchとＲdrの和を最小とする値であるが、耐圧によって
ＲchとＲdrの全体の抵抗値に占める割合が異なるため、
各耐圧ごとに決定される。当然ではあるが、耐圧が低い
程Ｒchの全体の抵抗に占める割合が高くなるため（耐圧
が低くなると、ｎ型エピタキシャル層の膜厚が薄くな
り、その不純物濃度がたかくなることにより、Ｒepi が
低くなるため）、ソースセルの列並びを多くし、セル密
度向上を図る方が有利となる。
スセルと第２のソースセルの列並びを複数とすることで
チャネル抵抗Ｒchは低減するが、一方ドレインセルの全
体のセルに占める割合が低くなり、ドレイン拡散抵抗Ｒ
drが増大するため、ドレインセル間のソースセルの列並
び数を最適化する設計が求められる。この最適な値は、
ＲchとＲdrの和を最小とする値であるが、耐圧によって
ＲchとＲdrの全体の抵抗値に占める割合が異なるため、
各耐圧ごとに決定される。当然ではあるが、耐圧が低い
程Ｒchの全体の抵抗に占める割合が高くなるため（耐圧
が低くなると、ｎ型エピタキシャル層の膜厚が薄くな
り、その不純物濃度がたかくなることにより、Ｒepi が
低くなるため）、ソースセルの列並びを多くし、セル密
度向上を図る方が有利となる。
【００２８】本発明者等の計算によると、図４に示す本
実施例のセル配置で、Ａの寸法を約１２μｍ、Ｂの寸法
を約１７μｍに設計した場合、出力段パワーＭＯＳＦＥ
Ｔの耐圧が５５Ｖで、シリーズ抵抗が１２４ｍΩ・ｍｍ
2 （ゲート電圧＝１０Ｖ）という結果を得ることができ
た。
実施例のセル配置で、Ａの寸法を約１２μｍ、Ｂの寸法
を約１７μｍに設計した場合、出力段パワーＭＯＳＦＥ
Ｔの耐圧が５５Ｖで、シリーズ抵抗が１２４ｍΩ・ｍｍ
2 （ゲート電圧＝１０Ｖ）という結果を得ることができ
た。
【００２９】
【発明の効果】以上説明したように、本発明によるパワ
ーＭＯＳＦＥＴは、ドレイン電流をｎ+ 型埋め込み層お
よびｎ+ 型ドレイン引き出し層を介して取り出すように
したものであるので、従来例における基板抵抗に相当す
るドレイン拡散抵抗の値を大幅に低減することができ
る。さらに、基板表面において、ソース拡散層とドレイ
ン拡散層とを対向して配置する必要がなくなるので、ソ
ースセルの密度を向上させることができ、単位面積当た
りのチャネル幅を増加させることができるため、チャネ
ル抵抗ＲchおよびジャンクションＦＥＴ部抵抗ＲjFETの
双方を低減することができる。よって、本発明によれ
ば、電流密度が高くオン抵抗の低い高性能のパワーＭＯ
ＳＦＥＴを備えた半導体装置を提供することができる。
ーＭＯＳＦＥＴは、ドレイン電流をｎ+ 型埋め込み層お
よびｎ+ 型ドレイン引き出し層を介して取り出すように
したものであるので、従来例における基板抵抗に相当す
るドレイン拡散抵抗の値を大幅に低減することができ
る。さらに、基板表面において、ソース拡散層とドレイ
ン拡散層とを対向して配置する必要がなくなるので、ソ
ースセルの密度を向上させることができ、単位面積当た
りのチャネル幅を増加させることができるため、チャネ
ル抵抗ＲchおよびジャンクションＦＥＴ部抵抗ＲjFETの
双方を低減することができる。よって、本発明によれ
ば、電流密度が高くオン抵抗の低い高性能のパワーＭＯ
ＳＦＥＴを備えた半導体装置を提供することができる。
【図１】 本発明の実施の形態を説明するための断面図
の右半分。
の右半分。
【図２】 本発明の実施の形態を説明するための断面図
の左半分。
の左半分。
【図３】 本発明の第１の実施例を示す平面パターン
図。
図。
【図４】 本発明の第２の実施例を示す平面パターン
図。
図。
【図５】 第１の従来例の断面図。
【図６】 第１の従来例の平面パターン図。
【図７】 第２の従来例の断面図。
【図８】 第２の従来例の平面パターン図。
１０１、３０１ ｐ型シリコン基板 ２０１ ｎ+ 型シリコン基板 １０２、２０２、３０２ ｎ型エピタキシャル層 １０３ ｐ型絶縁分離層 １０４ ｎ+ 型埋め込み層 １０５ ｎ+ 型ドレイン引き出し層 １０５ａ、３０５ａ ドレイン開口部 ３０５ ｎ+ 型ドレイン拡散層 １０６ ｐ型ウェル層 １０７ フィールド絶縁膜 １０８、２０８、３０８ ゲート酸化膜 １０９、２０９、３０９ ゲート電極 １０９ａ、２０９ａ、３０９ａ ゲート電極のソース開
口部 １０９ｂ ゲート電極のドレイン開口部 １１０、２１０、３１０ ｐ型拡散層（ベース層；チャ
ネル領域） １１１、２１１、３１１ ｎ+ 型拡散層（ソース拡散
層） １１２、３１２ 第１の層間絶縁膜 ２１２ 層間絶縁膜 １１３ａ 第１のコンタクトホール １１３ｂ 第２のコンタクトホール １１３ｃ 第３のコンタクトホール １１３ｄ 第４のコンタクトホール １１４、３１４ 第１のドレイン電極 ２１４ ドレイン電極 １１５、２１５、３１５ ソース電極 １１６、３１６ 第２の層間絶縁膜 １１７ａ 第１のスルーホール １１７ｂ 第２のスルーホール １１８、３１８ 第２のドレイン電極 １１９ 保護絶縁膜 １２０ 第１のソースセル １２１ 第２のソースセル １２２ ドレインセル ２２３、３２３ ｐ+ 型拡散層（バックゲート領域）
口部 １０９ｂ ゲート電極のドレイン開口部 １１０、２１０、３１０ ｐ型拡散層（ベース層；チャ
ネル領域） １１１、２１１、３１１ ｎ+ 型拡散層（ソース拡散
層） １１２、３１２ 第１の層間絶縁膜 ２１２ 層間絶縁膜 １１３ａ 第１のコンタクトホール １１３ｂ 第２のコンタクトホール １１３ｃ 第３のコンタクトホール １１３ｄ 第４のコンタクトホール １１４、３１４ 第１のドレイン電極 ２１４ ドレイン電極 １１５、２１５、３１５ ソース電極 １１６、３１６ 第２の層間絶縁膜 １１７ａ 第１のスルーホール １１７ｂ 第２のスルーホール １１８、３１８ 第２のドレイン電極 １１９ 保護絶縁膜 １２０ 第１のソースセル １２１ 第２のソースセル １２２ ドレインセル ２２３、３２３ ｐ+ 型拡散層（バックゲート領域）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三原 輝儀 神奈川県横浜市神奈川区宝町２番地 日 産自動車株式会社内 (56)参考文献 特開 平４−171765（ＪＰ，Ａ) 特開 平８−213597（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 半導体基板上に形成された第１導電型の
半導体層と、前記半導体層と前記半導体基板間に形成さ
れた、第１導電型の不純物が高濃度にドープされた埋め
込み拡散層と、前記埋め込み拡散層上の前記半導体層の
表面領域内に規則的に形成された第２導電型の複数のベ
ース拡散層と、前記ベース拡散層の表面領域内に形成さ
れた第１導電型のソース拡散層と、前記半導体層を貫通
して前記埋め込み拡散層に到達する１ないし複数のドレ
イン引き上げ拡散層と、前記半導体層上にゲート絶縁膜
を介して形成された前記ベース拡散層および前記ドレイ
ン引き上げ拡散層上に開口を有するゲート電極と、を有
する半導体装置において、前記ベース拡散層の形成され
た半導体層を、前記ベース拡散層の形成されたソースセ
ルと前記ドレイン引き上げ拡散層の形成されたドレイン
セルに分割するとき、一辺が第１の寸法を持つ正方形の
第１のソースセルが行方向および列方向にそれぞれ１な
いし複数個配置されたソースセルブロックが行方向およ
び列方向にそれぞれ第１の寸法より長い第２の寸法をお
いて配置され、前記第１のソースセル間には第１の寸法
および第２の寸法を各辺の長さとする長方形の第２のソ
ースセルが配置され、第２のソースセルに挟まれた領域
内にはドレインセルが配置されていることを特徴とする
半導体装置。 - 【請求項２】 前記半導体層は該半導体層を貫通する絶
縁分離層によって複数の領域に分離されており、前記埋
め込み拡散層および前記ベース拡散層が絶縁分離された
一つの領域内に形成され、絶縁分離された他の領域内に
は、他のＭＯＳ型トランジスタおよび／またはバイポー
ラトランジスタが形成されていることを特徴とする請求
項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7308504A JP2723868B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7308504A JP2723868B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129878A JPH09129878A (ja) | 1997-05-16 |
| JP2723868B2 true JP2723868B2 (ja) | 1998-03-09 |
Family
ID=17981822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7308504A Expired - Fee Related JP2723868B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
Country Status (1)
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|---|---|---|---|---|
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| KR100442881B1 (ko) * | 2002-07-24 | 2004-08-02 | 삼성전자주식회사 | 고전압 종형 디모스 트랜지스터 및 그 제조방법 |
| JP4572795B2 (ja) | 2005-02-10 | 2010-11-04 | サンケン電気株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| CN100463218C (zh) * | 2005-02-10 | 2009-02-18 | 三垦电气株式会社 | 半导体元件 |
| JP4179292B2 (ja) | 2005-02-21 | 2008-11-12 | サンケン電気株式会社 | 半導体装置 |
| US8471791B2 (en) | 2006-08-14 | 2013-06-25 | Ixys Corporation | Video and content controlled backlight |
-
1995
- 1995-11-02 JP JP7308504A patent/JP2723868B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09129878A (ja) | 1997-05-16 |
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