JP3218267B2 - 半導体装置 - Google Patents
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Description
体装置に関し、特に、半導体基板表面側に横型に形成さ
れ、ICに集積可能な高電圧用MISFETに関するも
のである。
な高電圧用MIS型スイッチングデバイスのうち、代表
的なnチャネル型MOSFETを、図10に示す。図1
0において、p- 型半導体基板11の表面は、二酸化珪
素層12によって被覆されている。p- 型半導体基板1
1の表面側に、金属ドレイン電極42が導電接続するn
+ 型ドレイン17が形成されている。このn+ 型ドレイ
ン17から横方向に離間して、n+ 型ソース18が形成
され、p+ 型領域23は、n+ 型ソースの隣りにn+ 型
ドレイン17から遠い位置に形成される。金属ソース電
極41は、p+ 型領域23とn+ 型ソース18に導電接
続する。多結晶シリコンゲート43はゲート電極であ
り、このゲート電極が基板表面上に二酸化ケイ素層12
の極めて薄くなっている部分を介在しかつゲートの下の
基板表面側でこのゲートにより反転され得るチャネルか
ら絶縁されるように、ソース電極41とドレイン電極4
2との間に配置されている。絶縁層45はこのゲート電
極43と二酸化珪素層12とを被覆している。ゲート電
極43の下には、しきい値電圧を調整するp型打ち込み
層20と突き抜け降伏電圧を改善するp型打ち込み層2
1がある。n- 型拡散領域15はオフセットドレイン領
域を形成しており、多結晶シリコンゲート43の下から
n+ 型ドレイン17までこのn+ 型ドレイン17の反対
側と同じ距離だけ (4) 延在している。また、n- 型拡散領域15の表面側に
は、p型の不純物層31が形成されている。
42と、ソース電極41、半導体基板11およびゲート
電極43との間に電圧を印加してオフセットドレイン領
域であるn- 型拡散領域15と半導体基板11とのpn
接合面から第1の空乏層を広げ、このオフセットドレイ
ン領域とp型不純物層31とのpn接合面より第2の空
乏層を広げたとき、この第1と第2の空乏層が接続しオ
フセットドレイン領域をピンチオフして完全に空乏化
し、同時に第2の空乏層はp型不純物層31を完全に空
乏化するので、電圧は空乏化したオフセットドレイン領
域とp型不純物層の全域にわたって分布し、基板表面で
局所的な電界の強さが緩和されて高い降伏電圧が得られ
る。オフセットドレイン領域であるn- 型拡散領域15
は、第1と第2の空乏層によって完全に空乏化するよう
に、その正味の電荷数は約2×1012/cm2 に設定さ
れ、p型不純物層31は、第2の空乏層によって完全に
空乏化するように、その正味の電荷数は約1×1012/
cm2 に設定される。
表面側に横型に形成される高電圧用MOSFETであっ
て、耐電圧が750ボルトから800ボルトの範囲にあ
るデバイスは、同じ耐電圧範囲にある縦型2重拡散MO
SFET(DMOSFET)と比較して、積Ron×A
(ここにRonは線形領域内のオン抵抗、またAはその
デバイスによって占められる面積である)が、1.3倍
から1.4倍大きな値となってしまう。従って、図10
のような横型MOSFETにおいて縦型DMOSFET
と同等のオン抵抗を実現するためには、チップの面積を
それ相応に大きくして抵抗を下げる必要があるのだが、
チップ面積を大きくすると、チップコストは上がり、M
OSFETの入力容量は大きくなってしまう。より低価
格、低損失で高速なデバイスを実現するためには、オン
抵抗と同時に入力容量も小さくする必要があり、その (5) ためにはRon×Aを小さくしなければならない。Ro
n×Aを小さくするためには、オフセットドレイン領域
の不純物濃度を高く設定して、この領域の抵抗値を小さ
くするのが最も効果的であるが、耐電圧を確保するため
には、オフセットドレイン領域の正味の電荷数を約2×
1012/cm2 よりも上げることはできない。結果とし
て、図10のような構造で、Ron×Aを縦型DMOS
FETと同等のレベルにまで下げることは難しい。
置は、半導体基板の表面側に形成され、ソース、ゲート
及びドレインを有する高電圧MISFETを備える半導
体装置であって、このMISFETは、ソース、ゲート
及びドレインに対してそれぞれに導電接続する電極とを
有し、ゲートの下の基板表面側に形成されるチャネルか
らドレインまで延在して半導体基板と導電型の異なるオ
フセットドレイン領域(第1のオフセットドレイン領
域)を備えており、第1のオフセットドレイン領域の表
面側には、交互に導電型の異なる3層の不純物層を備え
ている当該半導体装置において、ドレインと、ソース、
半導体基板及びゲートとの間に所望の電圧を印加したと
き、第1のオフセットドレイン領域とこの第1のオフセ
ットドレイン領域の表面側の3層の不純物層とが、少な
くとも局所的にその全厚さにわたって空乏化されるよう
になっており、第1のオフセットドレイン領域の表面側
の3層の不純物層のうち下から2番目に位置して第1の
オフセットドレイン領域と導電型の同じ不純物層が、第
2のオフセットドレイン領域として働き、電流経路とな
るようになっているものである。
フセットドレイン領域に加えて同面積領域内に第2のオ
フセットドレイン領域が形成され、第1のオフセットド
レイン領域と第2のオフセットドレイン領域とにより、
全体としてみたオフセットドレイン領域の正味の電荷数
を約3×1012/cm2 から4×1012/cm2 にま (6) で高めることができるため、Ron×Aを小さくするこ
とが可能となる。このため、本発明による横型の高電圧
用MISFETにおいては、オン抵抗と同時に入力容量
を小さくすることができる。
面側の不純物層が、交互に導電型の異なる2層の不純物
層によって構成されているときには、第2のオフセット
ドレイン領域はオフセットドレイン領域とは導電型の異
なる不純物層により下側から空乏化され、この第2のオ
フセットドレイン領域の正味の電荷数を約1×1012/
cm2 とすることができ、第1のオフセットドレイン領域
と併せて、全体としてみたオフセットドレイン領域の正
味の電荷数を約3×1012/cm2 に設定することが可能
となる。
面側の不純物層が、交互に導電型の異なる3層の不純物
層によって構成されているときには、第2のオフセット
ドレイン領域はオフセットドレイン領域とは導電型の異
なる不純物層により上下から空乏化され、この第2のオ
フセットドレイン領域の正味の電荷数を第1のオフセッ
トドレイン領域と同じく約2×1012/cm2 とすること
ができ、全体としてみたオフセットドレイン領域の正味
の電荷数を約4×1012/cm2 に設定することが可能と
なる。
ル型MOSFETの断面構造図である。p- 型半導体基
板11の表面側に、n- 型拡散領域15が形成され、p
-型半導体基板11は二酸化珪素層12によって被覆さ
れている。n- 型拡散領域15がこのMOSFETの第
1のオフセットドレイン領域を形成する。n- 型拡散領
域15の表面部分内に、n+ 型ドレイン17が形成され
ており、このn+ 型ドレインから横方向に離間して、p
+ 型領域19が形成されている。このp型領域19内
に、n+ 型ソース18が形成されている。p型領域19
は、このn+ 型 (7) ソース18とn- 型拡散領域15との間で二酸化珪素層
12の極めて薄くなっている部分に接しており、基板表
面側で適当なゲート構造により反転され得る第1のチャ
ネルを形成する。また、n- 型拡散領域15の表面側で
p型領域19とn+ 型ドレイン17との間に、交互に導
電型の異なる2層の不純物層が形成されている。この2
層の不純物層のうち1番下に位置するp型不純物層31
の少なくとも一部分は、二酸化珪素層12を介在して多
結晶シリコンゲート43とオーバーラップして二酸化珪
素層12の極めて薄くなっている部分に接しており、基
板表面側で前記のゲート構造により反転され得る第2の
チャネルを形成する。交互に導電型の異なる2層の不純
物層のうち下から2番目に位置するn型不純物層33
は、第2のチャネルからn+ 型ドレイン領域17まで延
在する第2のオフセットドレイン領域を形成している。
金属ドレイン電極42は、n+ 型ドレイン17に導電接
続し、2つの金属ソース電極41は、少なくともn+ 型
ソース18に導電接続している。多結晶シリコンゲート
43は、このゲートが基板表面上に基板から僅かにオフ
セットしかつ基板表面側に形成する第1のチャネルと第
2のチャネルとから絶縁されるように、少なくとも2つ
のチャネルの上方で二酸化珪素層12の極めて薄くなっ
ている部分を介在してソース電極と42とドレイン電極
41との間に配置されている。多結晶シリコンゲート4
3はゲート電極であり、絶縁層45はこのゲート電極と
二酸化珪素層12とを被覆している。ゲート電極43及
びドレイン電極42が、ゲート電極の下で極めて薄くな
っている二酸化珪素層12の部分に比して厚い二酸化珪
素層の表面をn- 型拡散領域15及び交互に導電型の異
なる2層の不純物層のある領域の一部の上方にまで延び
ており、このゲート電極43とドレイン電極42の延長
された部分はフィールドプレートとして機能し、p型領
域19とn+ 型ドレイン領域17の間で基板表面の局所
的な電界強度のピークを緩和している。
よりの端では、p型領域19からn+ 型ドレイン17の
間の基板表面の電位分布に対してpn接合が逆バイアス
になり電界強度が強くなるため、p型領域31は、n+
型ドレイン領域17と間隔を (8) 隔てて形成されて、この間で電界強度を緩和するように
なっているのが好ましい。
域17へ延在する第1のオフセットドレイン領域15
は、p型不純物層31とp-型基板11とによりピンチ
オフされ完全に空乏化するように、第1のオフセットド
レイン領域15の正味の電荷数は約2×1012/cm2 に
設定される。第2のチャネルからn+ 型ドレイン領域1
7へ延在する第2のオフセットドレイン領域33は、p
型不純物層31により完全に空乏化されるように、第2
のオフセットドレイン領域33の正味の電荷数は約1×
1012/cm2 に設定される。同時に、p型不純物層31
も空乏化するように、p型不純物層31の正味の電荷数
は約2×1012/cm2 に設定される。
レイン領域15の表面側の一部で、図2のように、p-
型半導体基板11と接続されており、第2のチャネルの
バックゲート電位と第1のチャネルのバックゲート電位
とを同電位にしている。
ネル型MOSFETの断面構造図であって、図1に示さ
れたnチャネル型MOSFETにおいて、第1のオフセ
ットドレイン領域の表面側の不純物層が、交互に導電型
の異なる3層の不純物層によって形成されており、この
3層の不純物層のうち下から3番目に位置するp型不純
物層34の少なくとも一部分は、二酸化珪素層12を介
在して多結晶シリコンゲート43とオーバーラップして
ゲート絶縁層となる二酸化珪素層12の極めて薄くなっ
ている部分に接している。p型不純物層34は、p-型
半導体基板11に接続されるかまたは浮遊したままにさ
れ、p型不純物層34のn+ 型ドレイン17よりの端で
は、基板表面の電位分布に対してpn接合が逆バイアス
になり電界強度が強くなるため、p型領域34はn+ 型
ドレイン領域17と間隔を隔てて形成されて、この間で
電界強度を緩和するようになっているのが好ましい。p
型不純物層31は、オフセットドレイン領域15の表面
側の一部でp-型半導体基 (9) 板11と接続されており、第2のチャネルのバックゲー
ト電位と第1のチャネルのバックゲート電位とを同電位
にしている。
不純物層により上下から空乏化されるので、この第2の
オフセットドレイン領域の正味の電荷数を第1のオフセ
ットドレイン領域と同じく約2×1012/cm2 とするこ
とができる。同時に、p型不純物層34も空乏化するよ
うに、p型不純物層34の正味の電荷数は約1×1012
/cm2 に設定される。
ネル型MOSFETの断面構造図である。n- 型拡散領
域15の表面側でp型領域19とn+ 型ドレイン17と
の間に、交互に導電型の異なる2層の不純物層が形成さ
れている。この2層の不純物層のうち1番下に位置する
p型不純物層31の少なくとも一部分は、二酸化珪素層
12を介在しており、p-型半導体基板11に接続され
るかまたは浮遊したままにされる。交互に導電型の異な
る2層の不純物層のうち下から2番目に位置するn型不
純物層33は、多結晶シリコンゲート43の下のn- 型
拡散領域15の表面側で第1のオフセットドレイン領域
に接続して、n+ 型ドレイン領域17まで延在する第2
のオフセットドレイン領域を形成している。その他の部
位については、図1に基づき説明した第一実施例と同様
の構成であり、同じ符号を付して説明を省略する。
ネル型MOSFETの断面構造図であって、図4に示し
たnチャネル型MOSFETの断面構造図において、n
- 型拡散領域15の表面側でp型領域19とn+ 型ドレ
イン17との間に、交互に導電型の異なる3層の不純物
層が形成されている。この3層の不純物層のうち下から
3番目に位置するp型不純物層34の少なくとも一部分
は、二酸化珪素層12を介在して多結晶シリコンゲート
43とオーバーラップしてゲート絶縁層となる二酸化珪
素層12の極めて薄くなっている部分に接している。p
型不純物層34 (10) は、p-型半導体基板11に接続されるかまたは浮遊し
たままにされる。
ネル型MOSFETの断面構造図であって、図1に示さ
れたnチャネル型MOSFETにおいて、n- 型拡散領
域15の表面側で、p型領域19とn+ 型ドレイン17
との間にあって交互に導電型の異なる2層の不純物層の
うち1番下に位置するp型不純物層32は、多結晶シリ
コンゲート43からn+ 型ドレイン17に向かって2つ
の領域に分割されている。2つの領域に分割されている
BR>p型不純物層32のうち多結晶シリコンゲート43
よりの1領域の少なくとも1部分は、二酸化珪素層12
を介在して二酸化珪素層12の極めて薄くなっている部
分とオーバーラップしている。交互に導電型の異なる2
層の不純物層のうち下から2番目に位置するn型不純物
層33は、2つの領域に分割されているp型不純物層3
2のそれぞれの領域の間で第1のオフセットドレイン領
域に接続して、n+ 型ドレイン領域17まで延在する第
2のオフセットドレイン領域を形成している。
純物層32は、オフセットドレイン領域15の表面側の
一部で、図7のように、p型不純物層32のそれぞれの
領域が接続されており、この接続されたp型不純物層3
2は、更にオフセットドレイン領域15の表面側の一部
でp-型半導体基板11と接続されている。
ネル型MOSFETの断面構造図であって、図6に示し
たnチャネル型MOSFETの断面構造図において、n
- 型拡散領域15の表面側でp型領域19とn+ 型ドレ
イン17との間に、交互に導電型の異なる3層の不純物
層が形成されている。この3層の不純物層のうち下から
3番目に位置するp型不純物層34の少なくとも一部分
は、二酸化珪素層12を介在して多結晶シリコンゲート
43とオーバーラップしてゲート絶縁層となる二酸化珪
素層12の極めて薄くなっている部分に接している。p
型不純物層34は、p-型半導体基板11に接続される
かまたは浮遊したままにされる。 (11)
フセットドレイン領域はn- 型拡散領域15によって形
成されているが、n- 型拡散領域の代わりにn- 型エピ
タキシャル層によって第1のオフセットドレイン領域を
形成することも可能である。図9は、本発明の第7実施
例によるnpチャネル型MOSFETの断面構造図であ
って、本発明の第1実施例において、n- 型拡散領域1
5の代わりにn- 型エピタキシャル層14によって第1
のオフセットドレイン領域を形成している。その他の部
位については図1に基づき説明した第1実施例と同様の
構成であり、同じ符号を付して説明を省略する。また、
同様にして、第2実施例から第6実施例においても、n
- 型拡散領域の代わりにn- 型エピタキシャル層によっ
て第1のオフセットドレイン領域を形成できることは、
当業者にとって自明である。
基板の表面側に形成された横型の高電圧用MISFET
において、オフセットドレイン領域の表面側に交互に導
電型の異なる2層以上からなる不純物層を備えて第2の
オフセットドレイン領域を同面積領域内に形成すること
により、Ron×Aを小さくすることが可能となる。
は、1つの半導体集積回路装置内に集積可能な高電圧用
MIS型スイッチングデバイスを提供することが可能で
ある。
けれども、各種の変形例および修正例は当業者にとって
紛れもなく明白である。たとえば本発明はnチャネル型
MOSFETに関して開示しているが、当業者はそれが
pチャネル型MOSFETにも等しく適用可能であるこ
とが容易に推測できるであろう。したがって、本発明は
特定の開示内容に限定されるべきではなく特許請求の範
囲の記載によってのみ限定されるものである。 (12)
FETの断面構造図である。
FETの別の一部の断面構造図である。
FETの断面構造図である。
FETの断面構造図である。
FETの断面構造図である。
FETの断面構造図である。
FETの別の一部の断面構造図である。
FETの断面構造図である。
FETの断面構造図である。
の断面構造図である。
Claims (2)
- 【請求項1】 半導体基板の表面側に形成され、ソー
ス、ゲート及びドレインを有する高電圧MISFETを
備える半導体装置であって、このMISFETは、前記
ソース、前記ゲート及び前記ドレインに対してそれぞれ
に導電接続する電極とを有し、前記半導体基板と導電型
の異なるオフセットドレイン領域を備えており、このオ
フセットドレイン領域は少なくともゲート絶縁層を介在
して前記ゲートの下の前記基板表面側に形成されるチャ
ネルから前記ドレインまで延在しており、前記オフセッ
トドレイン領域の前記基板表面側には、交互に導電型の
異なる3層の不純物層を備えている当該半導体装置にお
いて、前記ドレインと、前記ソース、前記半導体基板及
び前記ゲートとの間に所望の電圧を印加したとき、前記
オフセットドレイン領域とこのオフセットドレイン領域
の表面側の前記3層の不純物層とが、少なくとも局所的
にその全厚さにわたって空乏化されるようになっている
ことを特徴とした高電圧用MISFETを備える半導体
装置。 - 【請求項2】 オフセットドレイン領域の表面側の前記
3層の不純物層のうち1番下に位置する不純物層であっ
て、前記オフセットドレイン領域と導電型の異なる不純
物層は、前記オフセットドレイン領域の表面側の一部で
前記半導体基板と接続されており、前記オフセットドレ
イン領域の表面側の前記3層の不純物層のうち下から2
番目に位置する不純物層であって、前記オフセットドレ
イン領域と導電型の同じ不純物層は、前記ドレインと接
続されていることを特徴とした請求項1に記載の半導体
装置。
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ID=14178043
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JP09692994A Expired - Lifetime JP3218267B2 (ja) | 1994-04-11 | 1994-04-11 | 半導体装置 |
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-
1994
- 1994-04-11 JP JP09692994A patent/JP3218267B2/ja not_active Expired - Lifetime
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