JP2004006731A - 電界効果型トランジスタおよびその応用装置 - Google Patents

電界効果型トランジスタおよびその応用装置 Download PDF

Info

Publication number
JP2004006731A
JP2004006731A JP2003078462A JP2003078462A JP2004006731A JP 2004006731 A JP2004006731 A JP 2004006731A JP 2003078462 A JP2003078462 A JP 2003078462A JP 2003078462 A JP2003078462 A JP 2003078462A JP 2004006731 A JP2004006731 A JP 2004006731A
Authority
JP
Japan
Prior art keywords
layer
conductivity type
type
semiconductor layer
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003078462A
Other languages
English (en)
Other versions
JP3944461B2 (ja
Inventor
Mitsuhiko Kitagawa
北川　光彦
Yoshiaki Aizawa
相沢　吉昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2003078462A priority Critical patent/JP3944461B2/ja
Priority to US10/401,137 priority patent/US6777746B2/en
Priority to TW092106984A priority patent/TWI273706B/zh
Priority to CNB031075436A priority patent/CN1276516C/zh
Publication of JP2004006731A publication Critical patent/JP2004006731A/ja
Priority to US10/864,098 priority patent/US7202526B2/en
Priority to US11/249,894 priority patent/US7498635B2/en
Priority to US11/250,058 priority patent/US7385255B2/en
Priority to US11/462,634 priority patent/US7479679B2/en
Application granted granted Critical
Publication of JP3944461B2 publication Critical patent/JP3944461B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)

Abstract

【課題】ＭＯＳＦＥＴにおいて低オン抵抗と高耐圧を両立させるとともに、出力容量（Ｃ（ｇｄ）等）の小さなＭＯＳＦＥＴを提供する。
【解決手段】ｐ型ベース層４と、このｐ型ベース層４の表面に選択的に形成されたｎ型ソース層５と、ｐ型べース層４と離れて選択的に形成されたｎ型ドレイン層７と、ｐ型ベース層４とｎ型ドレイン層９とで挟まれた領域表面に、ｐ型ベース層４からｎ型ドレイン層９に向かってｐ型高抵抗半導体層１３´またはｎ型ドリフト半導体層１２とｐ型ドリフト半導体層１３とが形成されるとともに、これらの半導体層は交互に繰り返して配列されている。また、ｎ型ソース層５とｎ型ドレイン層７とで挾まれた領域にゲート絶像膜１４を介してゲート電極１５が形成されている。このような構造により、ゲート、ソースおよびドレイン電極が０電位において、ｎ型ドリフト半導体層１２とｐ型ドリフト半導体層１３間、あるいは、ゲート電極のポテンシャルに寄って、ゲート近傍が空乏化する。
【選択図】　図４

Description

【０００１】
【発明の属する技術分野】
本発明は電界効果型トランジスタに係わり、特に低オン抵抗でかつ出力容量の小さな電界効果型トランジスタ及びその応用装置に関する。
【０００２】
【従来の技術】
図１乃至図３は、従来の低オン抵抗横型電界効果型トランジスタ（以下では、電界効果型トランジスタをＭＯＳＦＥＴと略称する。）であるマルチリサーフＭＯＳＦＥＴ、または、スーパージャンクション構造とよばれるＭＯＳＦＥＴの構造を示す図であり、図１はその立体斜視図、図２はその平面図、図３（ａ）、（ｂ）、（ｃ）はそれぞれ図２の線分Ａ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′に沿って素子を切断した断面図である。
【０００３】
これらの図に示されるように、ｐ型半導体基板２０１の表面にはｐ型ベース層２０４が選択的に形成されており、このｐ型べース層２０４の表面には高濃度のｎ型ソース層２０５及び高濃度のｐ型コンタクト層２０６が選択的に形成されている。また、ｐ型半導体基板２０１の表面にはｐ型ベース層２０４と離間してｎ型ドレイン層２０９が形成されている。ｎ型ソース層２０５及びｐ型コンタクト層２０６上にはソース電極２１０が形成され、ｎ型ドレイン層２０９上にはドレイン電極２１１が形成されている。ｐ型半導体基板２０１の下面には基板電極２１２が設けられ、ソース電極２１０と同電位に設定されている。
【０００４】
ｐ型べース層２０４とｎ型ドレイン層２０９との間には、ドリフト層として、これらを結ぶ方向にストライプ状のｎ型半導体層２０２及びｐ型半導体層２０３が交互に配置形成されている。すなわち、これらのｎ型半導体層２０２及びｐ型半導体層２０３は、ｐ型ベース層２０４とｎ型ドレイン層２０９とを結ぶ方向と概略垂直方向に交互に配列されている。また、ｎ型ソース層２０５とｎ型半導体層２０２及びｐ型半導体層２０３との間のｐ型べース層２０４の表面にはゲート酸化膜２０７を介してゲート電極２０８が形成されている。
【０００５】
この種のＭＯＳＦＥＴの特徴は、上述したようにドリフト層としてｎ型半導体層２０２及びＰ型半導体層２０３がストライプ状に形成されてお互いに交互に配置されている（マルチリサーフ構造、スーパージャンクション構造。）ことである。このため、ドリフト層が空乏化しやすく、ドリフト層のドーズ量の濃度を高くできるため、オン抵抗を低減できるという特徴がある。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の低オン抵抗ＭＯＳＦＥＴの構成では、ドリフト層のｎ型半導体層２０２には電子が流れるがｐ型半導体層２０３には流れないので、ｎ型半導体層２０２の有効断面積の比率が減った分をスーパージャンクション構造でｎ型半導体層２０２の濃度を増加させて抵抗を下げて補っても、素子全体の低オン抵抗化には十分な効果が期待出来ないという欠点があった。
【０００７】
上述した横型ＭＯＳＦＥＴの他に縦型のＭＯＳＦＥＴに対して、上記したマルチリサーフ構造（スーパージャンクション構造）を適用したＭＯＳＦＥＴも従来から知られている。しかしかかる構造においても、素子耐圧数百ボルト以下の設計では、前述の横型素子と同じ欠点が生じるため、比較的低耐圧のＭＯＳＦＥＴの特性改善には、従来のマルチリサーフ構造または、スーパージャンクション構造の効果はあまり期待出来なかった。
【０００８】
したがって本発明は、上記実状を鑑みてなされたものであり、比較的低耐圧（数十Ｖ〜１００Ｖ程度）の素子耐圧の設計でも低オン抵抗化を図りかつ低い出力容量も実現できる電界効果型トランジスタ及びその応用装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の実施の形態の電界効果型トランジスタは、基板表面に設けられた第１導電型ベース層と、この第１導電型べース層の表面に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層とは離れた前記基板上に形成された第２導電型ドレイン層と、前記第１導電型べ一ス層と第２導電型ドレイン層とで挾まれた領域に形成された、前記第１導電型ベース層より高抵抗のドリフト層と、前記第１導電型ベース層の表面にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とするものである。
【００１０】
また、本発明の実施の形態の電界効果型トランジスタは、基板表面に設けられた第１導電型ベース層と、この第１導電型べース層の表面に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層のとは離れた前記基板上に形成された第２導電型ドレイン層と、前記第１導電型べ一ス層と第２導電型ドレイン層とで挾まれたドリフト領域と、少なくとも前記第１導電型べ一ス層に対向して設けられたゲート層とを有し、前記ドリフト領域により高い素子耐圧を実現するとともに、素子のオン状態に加えられるゲート電圧により、前記ドリフト領域に十分なキャリアを蓄積し、素子の低オン抵抗を実現することを特徴とするものである。
【００１１】
さらに、例えば、ソース電極電位，ドレイン電極電位，ゲート電極が全て０Ｖの熱平行状態で、前記ドリフト層が空乏化しているような構造とすることで、素子の低出力容量（Ｃｏｕｔ）を低オン抵抗（Ｒｏｎ）と高耐圧（Ｖｄｓｓ）と同時に実現している。
【００１２】
さらに、本発明の実施の形態の電界効果型トランジスタは、基板表面に設けられた第１導電型ベース層と、この第１導電型べース層の表面に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層とは離れた前記基板上に形成された第２導電型ドレイン層と、前記第１導電型べ一ス層と第２導電型ドレイン層とで挾まれた領域に、前記第１導電型ベース層から前記第２導電型ドレイン層に向かって延長形成された第１導電型のドリフト半導体層を有し、この第１導電型ドリフト半導体層に併設形成された第２導電型のドリフト半導体層と対向して、ゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１４】
（第１の実施形態）
図４乃至図７は、本発明の第１の実施形態である、横型電界効果型トランジスタ（以下では、電界効果型トランジスタをＭＯＳＦＥＴと略称する。）の構造を示す図であ。図４、図５はその立体斜視図、図６はその平面図、図７（ａ）乃至（ｄ）はそれぞれ図２の線分Ａ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′に沿って素子を切断して示す断面図である。なお、図４は図５の装置の一部を除去して示す斜視図である。この横型ＭＯＳＦＥＴは、いわゆるマルチリサーフＭＯＳＦＥＴあるいはスーパージャンクションＭＯＳＦＥＴと呼ばれる型のＭＯＳＦＥＴである。
【００１５】
図示のように、基板１はｐ型（またはｎ型）のシリコン半導体２とその表面に積層形成された埋め込み酸化膜３から構成されている。埋め込み酸化膜３の上面には、ｐ型べース層４が選択的に形成されている。このｐ型べース層４の表面には高濃度のｎ型ソース層５及び高濃度のｐ型コンタクト層６が選択的に形成されている。また、半導体基板１の埋め込み酸化膜３表面にはｐ型べース層４と離間してｎ型ドレイン層７が形成されている。ｎ型ソース層５及びｐ型コンタクト層６上にはソース電極８が形成されている。ｎ型ドレイン層７上にはコンタクト層９を介してドレイン電極１０が形成されている。ｐ型半導体基板１の底面には基板電極１１が設けられており、ソース電極８と同電位に設定されている。
【００１６】
ｐ型ベース層４とｎ型ドレイン層７との間には、これらを結ぶ方向にストライプ状のｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が形成されている。これらのｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３は、ｐ型ベース層４とｎ型ドレイン層７とを結ぶ方向と概略垂直方向に交互に形成されている。ここで、前記ｐ型ドリフト半導体層１３のドーズ量は１．０×１０１１〜６．０×１０１３ｃｍ−２の範囲にある。また、前記ｎ型ドリフト半導体層１２と前記ｐ型ドリフト半導体層１３の繰り返しピッチは０．０１μｍ〜５μｍの間にある。そして前記ｎ型ドリフト半導体層１２または前記ｐ型ドリフト半導体層１３の不純物ドーズ量をΦ、ストイライプ幅をＷとするとき、これらの間に
Φ×Ｗ≦１×１０８（ｃｍ−１）
なる関係を有する。
【００１７】
次に、図４に示すように、ｎ型ソース層４、ｎ型ドリフト半導体層１２、ｐ型ドリフト半導体層１３およびｎ型ドレイン層７からなる活性層の表面にはゲート酸化膜１４を介してゲート電極１５が形成されている。ゲート酸化膜１４は、ｎ型ドリフト半導体層１２およびｐ型ドリフト半導体層１３の表面であって、ｎ型ドレイン層７側端部とｎ型ドレイン層７の表面において、その膜厚が１６で示すように大きくなっている。この段差部をゲート電極１５が覆っている。
【００１８】
本実施形態の横型ＭＯＳＦＥＴにおいて特徴的な部分は、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が、ゲート酸化膜に接する位置に形成されていること、または、ゲート酸化膜がドリフト層上少なくとも半分以上、あるいは全体を覆っているか、ドリフト層上全体に加え、ドレイン層上の一部を覆っていることである。そしてｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３は、オフ時の空乏層の伸びを改善するように設計されている。また、同時に、ゲート電圧０Ｖ時の熱平衡状態におけるゲートとドレイン間の容量を小さくするように設計されている。
【００１９】
例えば、埋め込み酸化膜３の厚さを３μｍ、この酸化膜上に形成される活性層の厚さを１μｍ以下（例えば０．１μｍｍ）とすることにより、低出力容量と小さなオン抵抗のまま，高い素子耐圧を実現することが可能である。ここで活性層は、ｐ型ベース層４、ｎ型ドレイン層７、これらの間に形成されるｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３からなっている。また、ドレイン側のゲート酸化膜を２〜１０倍の厚さに設計することにより、より高耐圧の素子を実現することが可能である。
【００２０】
本実施形態の横型ＭＯＳＦＥＴの特徴は、上述したようにドリフト層としてストライプ状のｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が交互に並設されているので、ゲート近傍が空乏化しやすく、また、ゲート部分での空乏層の伸びを最適化することが可能である。したがって、素子の高耐圧化、ゲートとドレイン層間の容量の低容量化が可能である。
【００２１】
図８乃至図１４は、図４乃至図７に示した本発明の横型ＭＯＳＦＥＴの変形例を示す斜視図および側断面図である。これらの図において、図４乃至図７に示した本発明の横型ＭＯＳＦＥＴの構造と同一部分には同一の符号を付して説明は省略し、以下では相違する部分について説明する。図８に示す横型ＭＯＳＦＥＴにおいては、ｎ型ソース層５および高濃度のｐ型コンタクト層６は埋め込み酸化膜３上に、ｐ型ベース層を介することなく直接形成されている。また、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３はそれぞれくし型に形成されている。
【００２２】
図９に示す横型ＭＯＳＦＥＴにおいては、ｎ型ソース層５および高濃度のｐ型コンタクト層６、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３の構造は図５に示した横型ＭＯＳＦＥＴと同じである。しかし、ゲート電極１５、１５´がｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３の上下に設けられている点が異なっている。
【００２３】
図１０は図９に示す横型ＭＯＳＦＥＴの変形例を示す斜視図である。図９に示す横型ＭＯＳＦＥＴとの相違点は、ゲート電極１５、１５´がｐ型ベース層４の上下に設けられており、これらはｎ型ドレイン層７に対してオフセットを提供し、それによって、高抵抗のドリフト半導体層がｐ型ベース層４およびｎ型ドレイン層７の間に形成される。高抵抗のドリフト半導体層は、ｐ型、ｎ型あるいはＳＪ型でもよい。
【００２４】
図１１に示す横型ＭＯＳＦＥＴにおいては、ｎ型ドリフト半導体層１２´及びｐ型ドリフト半導体層１３´がストライプ状ではなく、台形である。これによって、ｐ型ドリフト半導体層の不純物濃度はドレイン側よりソース側において実質的に高くなるように設定されている。また、ｎ型ドリフト半導体層の不純物濃度はソース側よりドレイン側において実質的に高くなるように設定されている。
【００２５】
図１２に示す横型ＭＯＳＦＥＴにおいては、図４に示すようなｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３からなるスーパージャンクション構造に代えて、Ｐ／Ｐ−／Ｎジャンクションが形成されている。
【００２６】
図１３は横型ＭＯＳＦＥＴのチップ構造を示す断面図である。同図において、埋め込み酸化膜３の厚さは約３μｍであり、この上に形成されるｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３からなるスーパージャンクション層または高抵抗Ｐ型半導体層４の厚さは約０．１μｍである。このスーパージャンクション層上には、膜厚が約０．１μｍの酸化膜１４を介してゲート電極１５が形成されている。ＳｉＳＯＩ層の厚さとほぼ同じかそれよりも厚いゲート酸化膜を形成することで、高耐圧と低出力容量を同時に実現できる。
【００２７】
図１４は、以上説明した本発明の横型ＭＯＳＦＥＴの構造を概念的に示す図である。
【００２８】
（第２の実施形態）
図１５乃至図１８は、本発明の第２の実施形態である、横型ＭＯＳＦＥＴの構造を示す図である。図１５はその立体斜視図、図１６はその平面図、図１７、図１８はそれぞれ図１６の線分Ａ−Ａ´、Ｂ−Ｂ´に沿って素子を切断して示す断面図である。
【００２９】
この実施形態では、ｐ型ベース層４、ｎ型ドレイン層７、これらの間に形成されるｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３からなる活性層がＳＯＩ絶縁基板１上に、ピラー状に形成されている。そして、このピラー状活性層の両側がゲート電極１５で挟まれた構造となっている。そして、このゲート電極１５に挟まれた活性層中にスーパージャンクション構造のｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が交互に積層形成されている。これらの図においては、図４乃至図６と同一の部分には同一の符号を付して示し、詳細な説明は省略する。
【００３０】
なお、図１９は、上記第２の実施形態の変形例を示す断面図である。この断面図は図１７に対応している。図１７に示す縦型ＭＯＳＦＥＴのゲート酸化膜１４は、ソース電極８およびドレイン電極１０間で一定の膜厚を有しているが、図１８に示す縦型ＭＯＳＦＥＴのゲート酸化膜１４は、図５の場合と同様に、ドレイン電極１０の近傍で厚くなっている点が異なっている。図においては、図１７と同一の部分には同一の符号を付して示し、詳細な説明は省略する。
【００３１】
（第３の実施形態）
図２０乃至図２３は、本発明の第３の実施形態に係わる縦型トレンチゲートＭＯＳＦＥＴの構造を示す立体斜視図である。
【００３２】
図２１は図２０に示す縦型ＭＯＳＦＥＴを縦方向に切断してその半分を示す斜視図である。これらの図から明らかなように、この実施形態においては、図１５に示す縦型ＭＯＳＦＥＴに対して、ゲート電極がトレンチ構造であること、そしてｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が縦方向に延長され水平方向に配列されている点が異なっている。
【００３３】
また、図２２は図２１の変形例を示す図である。同図に示すように、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３は縦方向に延長されているが、それらが２個のゲート電極１５、１５´の一方から他方に向かって交互に積層されている点で異なっている。
【００３４】
さらに、図２３に示す縦型ＭＯＳＦＥＴは、同じく図２０に示す縦型トレンチゲートＭＯＳＦＥＴの変形例を示す図で、ゲート酸化膜１４の一部が、図１５と同様に、大きな膜厚を有している。
【００３５】
これらの図面には図１５乃至図１８と同一部分には同一符号を付して示し詳細な説明は省略する。
【００３６】
図２４乃至図２８は、図２０乃至図２３に示した縦型トレンチゲートＭＯＳＦＥＴの変形例である。
【００３７】
図２４に示す縦型トレンチゲートＭＯＳＦＥＴにおいては、図２１に示したＦＥＴに対して、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が２個のゲート電極１５、１５´の幅よりも大きく、電極間の領域から下方に延長されている。この構造により、電極間の容量を減らすことができる。
【００３８】
図２５に示す縦型トレンチゲートＭＯＳＦＥＴにおいては、これを縦方向に切断してその半分を示す斜視図２５に示すように、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が縦方向に延長されている。しかし、それらは２個のゲート電極１５、１５´の長手方向に向かって交互に積層配列されている点で、図２４の縦型トレンチゲートＭＯＳＦＥＴとは異なっている。なお、この構造においては、ｎ型ドリフト半導体層１２及びｐ型ドリフト半導体層１３が、それらの長手方向がトレンチゲート電極１５、１５´の長手方向に対して直交するように積層されている。しかし、必ずしも直行する方向ではなく、任意の角度、例えば、６０度としてもよい。これによって、図２４に示すＦＥＴの場合のように、トレンチゲート電極の製造の際における位置合わせを要しないため、製造が容易になる。
【００３９】
図２７は、図２６と同様に、縦型トレンチゲートＭＯＳＦＥＴを縦方向に切断してその半分を示す斜視図である。この構造においては、スーパージャンクション構造は採用していないが、ｐ型高抵抗半導体層１３´がトレンチゲート１５の深さ方向の領域を越えて、下方に深く延長されている。
【００４０】
図２８は、図２７と同様に、縦型トレンチゲートＭＯＳＦＥＴを縦方向に切断してその半分を示す斜視図である。この構造においては、トレンチゲート１５の深さ方向の上端が、ｎ型ソース領域４より下がっている点において、図２５のＦＥＴと異なっている。この構造により、ソース・ゲート電極間の容量を減らすことができると共に、ソース電極のコンタクト性を向上できる。
【００４１】
（第４の実施形態）
図２９乃至図３７は、本発明の第４の実施形態を説明するための図である。
【００４２】
本発明の第４の実施形態に係わる横型ＭＯＳＦＥＴは、図２９の平面図に示されるように、同一基板上に互いに直列接続された２個の横型ＭＯＳＦＥＴ２１、２２を含んでいる。これらのＭＯＳＦＥＴ２１、２２は中心線Ｂ−Ｂ´に関して左右対称形であるため、対応する部分には´を付した対応番号により表示している。半導体基板２の表面のほぼ中央部には、中心線Ｂ−Ｂ´の両側にほぼ正方形のアルミパッドからなるドレイン電極１０、１０´が形成されている。半導体基板２の表面の上部には、中心線Ｂ−Ｂ´の両側に同じくほぼ正方形のアルミパッドからなるソース電極８、８´が形成されている。ソース電極８、８´の間には、同じくほぼ正方形あるいは円形のアルミパッドからなるゲート電極２３が形成されている。
【００４３】
図３０は図２９に示す横型ＭＯＳＦＥＴを構成する半導体基板２の表面領域の構成を示す平面図である。半導体基板２の表面領域には、図２９に示したドレイン電極１０、１０´を含むほぼ長方形の領域内に、ドレイン領域７、７´が形成されている。ドレイン領域７、７´の周囲には、ソース領域５が形成されている。なお、ソース領域５は、図２９に示した半導体基板２上のゲート電極１５部分には形成されていない。ゲート電極１５が形成されている半導体基板２の表面部分には、互いに分離されたポリシリコンゲート電極パッド部１５−１、１５−１´が形成されている。このポリシリコンゲート電極パッド部１５−１、１５−１´間の分離は、例えば、Ｐ＋＋高濃度不純物層あるいは絶縁層を介在させることにより行う。ポリシリコンゲート電極パッド部１５−１、１５−１´が互いに分離形成されている理由は、図２９の平面図に示される、互いに直列接続された２個の横型ＭＯＳＦＥＴ２１、２２がゲート電極２３にバイアス電圧が印加されない状態において、導通することを防止するためである。この理由についてはさらに後述する。
【００４４】
半導体基板２の表面領域に形成されたソース領域５とドレイン領域７、７´との境界領域２４、２４´は、図３１に示すように、ストライプ状に形成されている。これらの境界領域２４、２４´は、図２９に示したドレイン電極１０、１０´の上下の部分において、境界領域２４、２４´の長さを大きくするために蛇行している。さらに、これらの境界領域２４、２４´の表面には、図３１に示すように、ソースとドレインとの境界領域２４、２４´より狭い幅を有するストライプ状のポリシリコンゲート電極１５が配線されている。各境界領域２４、２４´上のゲート電極１５、１５´は、蛇行部分の各頂点において、共通ゲート電極１５−２、１５−２´に接続される。これらの共通ゲート電極１５−２、１５−２´はそれぞれ、互いに分離形成されたポリシリコンゲート電極パッド部１５−１、１５−１´に接続されている。
【００４５】
図３２は、図３０に示した各半導体表面領域の表面に形成されるアルミ配線パターンを示す平面図である。図３０に示したソース領域５の表面には、半導体基板２の周辺部及び中心線に沿って延長されたソース電極配線２５がアルミ層により形成されている。ソース電極配線２５の上端には図３０に示すように、ソース電極パッド８、８´が形成されている。図３０に示したドレイン領域７、７´のほぼ中央には、ドレイン電極パッド１０、１０´が形成されている。そして、図３０に示した互いに分離されたポリシリコンゲート電極パッド部１５−１、１５−１´の表面には、これらに共通に接続されるゲート電極パッド２３が形成されている。
【００４６】
図３３は、図２９に示した横型ＭＯＳＦＥＴの境界領域２４を横切る直線Ａ−Ａ´部分の構造を示す図で、（ａ）は直線Ａ−Ａ´断面図、（ｂ）はその近傍の平面図である。同図（ａ）に示すように、この横型ＭＯＳＦＥＴは、シリコン半導体基板２の上に酸化シリコンからなる酸化膜３が形成されている。酸化膜３の上には左右両側にソース領域５及びドレイン領域７が形成されている。また、酸化膜３上のソース領域５及びドレイン領域７の間には、ｐ型ベース層４、スーパージャンクションドリフト層（以下、ＳＪ型ドリフト層という。）１６が形成されている。
【００４７】
これらのソース領域５、ｐ型ベース層４、ＳＪ型ドリフト層１６およびドレイン領域７上にはゲート酸化膜１４が形成されている。ゲート酸化膜１４は、ソース領域５及びドレイン領域７の一部に重なるように形成されている。ソース領域５及びドレイン領域７のゲート酸化膜１４に覆われない部分には、ドレイン電極パッド１０およびソース電極配線２５が形成されている。
【００４８】
このゲート酸化膜１４の表面部分には、ポリシリコンゲート電極１５が形成されている。ポリシリコンゲート電極１５は、ゲート酸化膜１４の幅よりも狭い幅を有し、ドレイン領域７との間にオフセットを形成するように、ソース領域５側に偏移して配置されている。ここで、オフセットの幅は、ＳＪ型ドリフト層１６の幅とほぼ一致している。
【００４９】
図３３（ｂ）は、同図（ａ）のゲート酸化膜１４およびポリシリコンゲート電極１５を一部剥離して示した平面図である。ソース領域５は、この図に示されるように、その両側にＰ＋コンタクト層６が配置されている。すなわち、ソース領域５とＰ＋コンタクト層６が境界領域２４の長手方向に沿って交互に配列されている。また、ＳＪ型ドリフト層１６は、同図（ｂ）の平面図に示されるように、ｎ型ドリフト層１２およびｐ型ドリフト層１３により構成されている。すなわち、ｎ型ドリフト層１２およびｐ型ドリフト層１３が、境界領域２４の長手方向に沿って交互に配列されている。
【００５０】
このような構造の横型ＭＯＳＦＥＴにおける各部の寸法例は次のとおりである。酸化膜３上に形成される、ソース領域５、ｐ型ベース層４、ＳＪ型ドリフト層１６およびドレイン領域７からなるＳＯＩ層の厚さＴｓｉは０．１μｍ、ゲート酸化膜１４の厚さＴｇａｔｅは、０．１４〜０．２１μｍ、シリコン半導体基板２の上に形成される酸化膜３の厚さＴｂｏｘは３．０μｍ、ゲートポリシリコンパターンの幅は１．１〜１．３μｍ、そしてオフセット長は０．６〜２．５μｍである。この横型ＭＯＳＦＥＴの構造上の特徴は、第１に、ＳＯＩ層の厚さＴｓｉが超薄膜であること、第２に、ゲート酸化膜１４の厚さＴｇａｔｅがＳＯＩ層の厚さＴｓｉに対して少なくも１／２以上と、厚く形成されていること、第３に、酸化膜３の厚さＴｂｏｘが十分に厚いことである。第１の特長により、ドレイン領域７のバイアス電圧が０Ｖであっても、熱平衡状態におけるビルトインポテンシャルによって、ＳＪ型ドリフト層１６が空乏化されることである。また、第２の特長により、このＭＯＳＦＥＴは、より高いゲート電圧で駆動される。例えば、ソース／ドレイン間電圧（Ｖｄｓｓ）を２０〜４０Ｖとしたとき、ゲート電圧（Ｖｇ）はソース／ドレイン間電圧（Ｖｄｓｓ）より高い３０〜６０Ｖで駆動される。また、第３の特長により、ドレインあるいはソース領域の基板容量を小さくすることができる。
【００５１】
このような構造の横型ＭＯＳＦＥＴにおいては、前述した他の実施形態のＭＯＳＦＥＴと同様に、空乏化したＳＪ型ドリフト層１６の効果により、出力容量（Ｃｏｕｔ）を低減し、ソース領域５およびドレイン領域７間のオン抵抗（Ｒｏｎ）を低減できる。また、この実施形態の横型ＭＯＳＦＥＴにおいては、ポリシリコンゲート電極１５とドレイン領域７との間のオフセットにより、ゲート／ドレイン間容量（Ｃｇｄ）を低減するとともに、ソース／ドレイン間耐圧（Ｖｄｓｓ）をより大きくすることができる。この実施形態のＭＯＳＦＥＴは、さらに、高いゲート電圧で駆動されるため、オフセット構造に起因するオン抵抗の増大を緩和するという効果がある。すなわち、一般に、オフセット構造のＭＯＳＦＥＴにおいては、そのオン状態においては、ゲート電圧によって形成されるチャンネル層がオフセットの存在によりドレイン電極につながらないため、オン抵抗（Ｒｏｎ）が高くなる傾向がある。しかし、この実施形態のＭＯＳＦＥＴにおいては、高いゲート電圧を印加することにより、ＳＪ型ドリフト層１６にも反転層　（又は蓄積層）が形成され、電子が蓄積されるため、あたかもソース領域５およびドレイン領域７間がチャンネル層で連結された場合に等しい、低オン抵抗（Ｒｏｎ）が得られることが確認された。そしてこのような効果　（Ｃｏｕｔを同じにした場合のＶｄｓｓとＲｏｎの改善の度合い）は、ゲート酸化膜１４の厚さＴｇａｔｅがより厚く、ゲート電圧（Ｖｇ）がより高くなるにしたがってより大きくなることが確認された。この点についてはさらに後述する。
【００５２】
図３４は図３３に示した横型ＭＯＳＦＥＴの変形例を示す平面図で、同図（ａ）は図２９の直線Ａ−Ａ´断面図、（ｂ）はその近傍の平面図である。この横型ＭＯＳＦＥＴにおいては、図３３に示したＳＪ型ドリフト層１６の代わりに、Ｐ−型あるいはＮ−型ドリフト層１８が用いられている。その他の構造は図３４に示した横型ＭＯＳＦＥＴの構造と同じであるため、同一の部分には同一の符号を付し、詳細な説明は省略する。
【００５３】
このような構造の横型ＭＯＳＦＥＴにおける各部の寸法例を表１に示す。
【００５４】
【表１】
Figure 2004006731
すなわち、酸化膜３上に形成される、ソース領域５、ｐ型ベース層４、高抵抗ドリフト層１６およびドレイン領域７からなるＳＯＩ層の厚さＴｓｉは０．１μｍ、ゲート酸化膜１４の厚さＴｇａｔｅは、０．１４〜０．２１μｍ、シリコン半導体基板２の上に形成される酸化膜３の厚さＴｂｏｘは３．０μｍ、ゲート電極の幅は１．１〜１．３μｍ、そしてオフセット長は０．６〜２．５μｍである。この横型ＭＯＳＦＥＴの構造上の特徴は、第１に、ＳＯＩ層の厚さＴｓｉが超薄膜であること、第２に、ゲート酸化膜１４の厚さＴｇａｔｅがＳＯＩ層の厚さＴｓｉに対して少なくも１／２以上と、厚く形成されていること、第３に、酸化膜３の厚さＴｂｏｘが十分に厚いことである。第１の特長により、ドレイン領域７のバイアス電圧が０Ｖであっても、熱平衡状態におけるビルトインポテンシャルによって、高抵抗ドリフト層１６が空乏化される。また、第２の特長により、このＭＯＳＦＥＴは、より高いゲート電圧で駆動される。例えば、ソース／ドレイン間電圧（Ｖｄｓｓ）を２０〜４０Ｖとしたとき、ゲート電圧（Ｖｇ）はソース／ドレイン間電圧（Ｖｄｓｓ）より高い３０〜６０Ｖで駆動される。また、第３の特長により、ドレインあるいはソース領域の基板容量を小さくすることができる。
【００５５】
このような構造の横型ＭＯＳＦＥＴにおいては、前述した他の実施形態のＭＯＳＦＥＴと同様に、空乏化した高抵抗ドリフト層１６の効果により、出力容量（Ｃｏｕｔ）を低減し、ソース領域５およびドレイン領域７間のオン抵抗（Ｒｏｎ）を低減できる。また、この実施形態の横型ＭＯＳＦＥＴにおいては、ポリシリコンゲート電極１５とドレイン領域７との間のオフセットにより、ゲート／ドレイン間容量（Ｃｇｄ）を低減するとともに、ソース／ドレイン間耐圧（Ｖｄｓｓ）をより大きくすることができる。この実施形態のＭＯＳＦＥＴは、さらに、高いゲート電圧で駆動されるため、オフセット構造に起因するオン抵抗の増大を緩和するという効果がある。すなわち、一般に、オフセット構造のＭＯＳＦＥＴにおいては、そのオン状態においては、ゲート電圧によって形成されるチャンネル層がオフセットの存在によりドレイン電極につながらないため、オン抵抗（Ｒｏｎ）が高くなる傾向がある。しかし、この実施形態のＭＯＳＦＥＴにおいては、高いゲート電圧を印加することにより、高抵抗ドリフト層１６にも反転層（または、蓄積層）が形成され、電子が蓄積されるため、あたかもソース領域５およびドレイン領域７間がチャンネル層で連結された場合に等しい、低オン抵抗（Ｒｏｎ）が得られることが確認された。そしてこのような効果（Ｃｏｕｔを同一にした時のＶｄｓｓとＲｏｎの改善効果）は、ゲート酸化膜１４の厚さＴｇａｔｅがより厚く、ゲート電圧（Ｖｇ）がより高くなるにしたがってより大きくなることが確認された。
【００５６】
次に、ポリシリコンゲート電極パッド部１５−１、１５−１´が、少なくとも１個所で、互いに分離形成されている理由について述べる。この理由は、前述したように、互いに直列接続された２個の横型ＭＯＳＦＥＴ２１、２２（図２８）がゲート電極２３にバイアス電圧が印加されない状態において、導通することを防止するためである。すなわち、上述したＳＯＩ層の厚さＴｓｉが超薄膜である横型ＭＯＳＦＥＴの製造に際しては、通常、ポリシリコン配線形成後にＳＯＩ素子の拡散層を不純物のインプラなどにより導入する。このため、ポリシリコン配線に対向した部分のＳＯＩ層は、基板濃度のまま残されてしまう。この基板濃度のまま残されたＳＯＩ部分は、超薄膜素子の場合、横方向の拡散で埋めることも難しい。図２９に示すような２個のＭＯＳＦＥＴをソースとゲートを共通にしてドレインとドレインに電圧を加えて使用する場合、片方のＭＯＳＦＥＴのドレインからゲートポリシリコン配線に対向したＳＯＩ層内に生じるＳｉ基板チャネルを通って、もう一方のＭＯＳＦＥＴのドレインに電気的につながる回路が開いてしまう。この回路の抵抗は、使用する基板の抵抗にもよるが、素子の阻止状態では、ここに流れる電流がたとえ僅かでも、信頼性上問題になる。したがって、ゲートポリシリコン配線に対向したＳＯＩ層内に生まれる前記回路を、閉じる構造が必要である。
【００５７】
ゲートポリシリコン配線に対向したＳＯＩ層内にＰ＋層や絶縁溝を設ける為には、ゲートポリシリコン配線をその部分で一旦切断する必要がある。または、ゲートポリシリコン配線を形成する場所に、ゲートポリシリコン配線を形成する前に、素子分離用の高濃度Ｐ＋層や絶縁溝を形成しておく方法がある。前者は、従来のプロセスで容易に対応出きるというメリットがある。後者の方法も、製造プロセスの工程は増えるが、可能である。
【００５８】
図３５は図２９に示す横型ＭＯＳＦＥＴの応用装置であるフォトリレー回路の構成を示す回路図である。このフォトリレー回路は、ＬＥＤ発光素子３１、このＬＥＤ発光素子３１からの光を受光して電圧を発生するフォトダイオードアレー３２、このフォトダイオードアレー３２の出力電圧により駆動されるＭＯＳＦＥＴ回路３３およびＭＯＳＦＥＴ回路３３のゲート電極／ソース電極間に接続されるＭＯＳゲート放電回路３４から構成されている。
【００５９】
ＬＥＤ発光素子３１はその入力端子３１−１、３１−２間に印加される数Ｖのスイッチング入力電圧により発光する。フォトダイオードアレー３２は、それぞれ０．５〜０．６Ｖの起電力を発生するフォトダイオードが数１０個直列に接続され、その両端間には３０〜６０Ｖの直流電圧を発生する。入力端子３１−１、３１−２は、２個のＭＯＳＦＥＴ３５−１、３５−２が接続されている。ＭＯＳＦＥＴ回路３３は、図２９に示した横型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ回路３３のゲート電極／ソース電極間に接続されるＭＯＳゲート放電回路３４は、ＭＯＳＦＥＴ回路３３がオンからオフ状態に切り替えられるとき、ゲート電極／ソース電極間に充電されている電荷を迅速に放電するための回路である。そしてＭＯＳＦＥＴ回路３３の出力端子３３−１、３３−２は、フォトリレー回路のスイッチング端子である。
【００６０】
次にこのフォトリレー回路の動作を説明する。ＬＥＤ発光素子３１の入力端子３１−１、３１−２間にスイッチング入力電圧が印加されると、ＬＥＤ発光素子３１が発光する。この光はフォトダイオードアレー３２に受光され、フォトダイオードアレー３２の両端子間には高い直流電圧が発生する。この直流電圧はＭＯＳＦＥＴ回路３３に含まれる２個のＭＯＳＦＥＴ３５−１、３５−２のゲート電極／ソース電極間に印加される。これによって、直列接続された２個のＭＯＳＦＥＴ３５−１、３５−２はオフ状態からオン状態に切り替えられる。これによって、ＭＯＳＦＥＴ回路３３の出力端子３３−１、３３−２間は導通状態になる。
【００６１】
ＬＥＤ発光素子３１の入力端子３１−１、３１−２間に印加されスイッチング入力電圧がゼロになると、ＬＥＤ発光素子３１は発光を停止する。これによって、フォトダイオードアレー３２の両端子間に発生していた直流電圧も消滅する。このため、２個のＭＯＳＦＥＴ３５−１、３５−２はオン状態からオフ状態に切り替えられる。このとき、２個のＭＯＳＦＥＴ３５−１、３５−２のゲート電極／ソース電極間に充電されている電化は、ＭＯＳゲート放電回路３４により放電される。この状態においては、ＭＯＳＦＥＴ回路３３の出力端子３３−１、３３−２間は非導通状態になる。
【００６２】
このようなフォトリレー回路に用いられるスイッチング用の横型ＭＯＳＦＥＴは、低い出力容量（Ｃｏｕｔ）と低いオン抵抗（Ｒｏｎ）を同時に実現することができた。すなわち、フォトリレー回路の高周波伝送特性を現すフィギャ・オブ・メリット（ＦＯＭ）は、出力容量（Ｃｏｕｔ）とオン抵抗（Ｒｏｎ）との積で表されるが、上述したフォトリレー回路においては、ソース／ドレイン間電圧（Ｖｄｓ）が２６．５Ｖで１．８７ｐＦΩ、また、Ｖｄｓが４３Ｖで４ｐＦΩのＦＯＭがそれぞれ達成できた。従来の実用に供されているフォトリレー回路のＦＯＭはＶｄｓが４０Ｖで高々１０ｐＦΩであった。
【００６３】
表２は、上記フォトリレー回路に用いられるスイッチング用の横型ＭＯＳＦＥＴの動作特性を示すデータである。
【００６４】
【表２】
Figure 2004006731
この表においてサンプルＡおよびＢは２０Ｖ系の素子であり、サンプルＣは４０Ｖ系の素子である。また、サンプルＣｏｎｖｅｎｔｉｏｎａｌは従来製品である。また、同表において、Ｖｏｆｆ、ＩｏｆｆおよびＣｏｆｆはそれぞれ横型ＭＯＳＦＥＴのオフ状態におけるドレイン・ソース間の電圧、電流および容量である。また、Ｉｏｎ、Ｒｏｎはそれぞれ横型ＭＯＳＦＥＴのオン状態におけるドレイン・ソース間の電流および抵抗である。そして、ＶｄｓおよびＶｇは、それぞれ横型ＭＯＳＦＥＴのドレイン・ソース間に印加される電圧およびゲート電圧である。
【００６５】
また、このフォトリレー回路においては、ＭＯＳＦＥＴ回路３３に含まれる２個のＭＯＳＦＥＴ３５−１、３５−２を駆動するためのゲート電圧として、高電圧を用いているが、このゲート電圧はフォトダイオードアレー３２により発生しており、フォトリレー回路の外部から供給する必要はない。すなわち、フォトダイオードアレー３２とＭＯＳゲート放電回路３４は、１チップのＩＣとして１パッケージに収納できるため、フォトリレー回路への外部からの入力電圧は、数Ｖのスイッチング入力電圧でよいため、通常の低電圧のＩＣ回路として利用することができる。
【００６６】
図３６は図２９に示す横型ＭＯＳＦＥＴ（２０Ｖ系）のゲート駆動電圧と素子の特性との関係を説明するためのグラフである。
【００６７】
図３６では、ゲート酸化膜厚さに比例したオン状態のゲート駆動電圧（例えば、ゲート酸化膜０．１μｍあたりゲート電圧３０Ｖでの駆動が可能）を横軸に、縦軸はＲｏｎで素子耐圧（Ｖｄｓｓ）を割った値（Ｖｄｓｓ／Ｒｏｎ）をプロットしたものである。同図における各プロットＮＯ．９０、ＮＯ．９１およびＮＯ９２はゲート酸化膜厚さが異なり、その他の素子パラメータは同一である３個のＭＯＳＦＥＴサンプルの比較である。同図から、Ｃｏｕｔが同じであれば、Ｖｄｓｓ／Ｒｏｎの値は大きい方が良いため、ゲート酸化膜を厚くし、駆動ゲート電圧を高くすることで、素子特性の改善が可能であることがわかる。なお、表３には図３５に示される各サンプルのデータが示されている。この図からも分かるようにゲート駆動電圧（Ｖ）は素子耐圧（Ｖｄｓｓ）以上に設計することにより、素子特性の改善を図ることができる。その改善の度合いは、素子耐圧の１、５倍、２倍、４倍になるほど高くなる。
【００６８】
【表３】
Figure 2004006731
この横型ＭＯＳＦＥＴの特徴の一つは、前述したように、ＳＪ型ドリフト層１６がビルトインポテンシャルによって、空乏化されることである。このための条件は、次の式で表される。
【００６９】
Ｗ＜｛２εＳ・Ｖｂｉ・（Ｎｐ＋Ｎｎ）／ｑＮｐＮｎ｝０．５
Ｗ＝Ｌｐ＋Ｌｎ
ここで、
Ｗ：　ＳＪパターンのピッチ
Ｌｎ：ｎ型ドリフト層１２（図３２（ｂ））
Ｌｐ：ｐ型ドリフト層１３の幅（図３２（ｂ））
εＳ：Ｓｉ半導体の誘電率
Ｖｂｉ：スーパージャンクション及びＰＮジャンクション間のビルトインポテンシャル
ｑ　：素子電荷
以上説明した第４の実施形態においては、２個の横型ＭＯＳＦＥＴ２１、２２はゲート電極２３の部分において、これに接続されるポリシリコンゲート電極１５−１、１５−１´間を分離した。しかし、２個の横型ＭＯＳＦＥＴ２１、２２間の分離は、ゲート電極２３の部分のみではなく、例えば、２個の横型ＭＯＳＦＥＴ２１、２２のそれぞれの周囲を、Ｐ＋＋高濃度不純物層あるいは絶縁層により囲むことによって分離してもよい。
【００７０】
以上説明した種々の実施形態では、ＳＯＩ層としてｐ型半導体層を用いたが、この半導体層はｎ型若しくはノンドープの半導体層でも構わない。また、基板としてＳＯＩ基板を用いたが、ｐ型半導体基板でも良いことは勿論である。ＳＯＩ基板の場合は、ドレインとソース（基板）容量を低減することが可能な為、ＳＯＩ構造を採用していない場合に比べてより低容量化が可能である。
【００７１】
さらにまた、ｐ型とｎ型の導電型を入れ替えても良く、ＩＧＢＴやプレーナゲート型、トレンチゲート型素子等のＭＯＳゲートを有するその他の様々な半導体素子においても、電極間の素子内部の容量を低減しながら電界集中部分の電界緩和を効果的に図る場合に本発明は有効である。
【００７２】
また、ゲート酸化膜厚さ、ゲート駆動電圧と素子耐圧間の最適設計、さらにＳＯＩ構造、超薄膜ＳＯＩ構造等、本発明に含まれる構造に関しては、全てを考慮し、最適化されることが望ましいが、全ての構造を満たさなくとも、其々の構造の採用によって素子の特性改善が可能である。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、素子耐圧を犠牲にせず、低オン抵抗で、かつ低い出力容量を有する構造のＭＯＳＦＥＴを提供することが可能である。
【００７４】
また、本発明のＭＯＳＦＥＴをフォトリレーとして使用することにより、高い周波数の信号を確実にオン・オフ可能なフォトリレーが得られる。
【図面の簡単な説明】
【図１】従来のスーパージャンクションＭＯＳＦＥＴの構造を示す立体斜視図である。
【図２】図１に示す素子の平面図である。
【図３】図２の線分Ａ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′に沿った素子の断面構造を示す断面図である。
【図４】本発明の第１の実施形態にかかるＭＯＳＦＥＴの構造を一部除去して示す立体斜視図である。
【図５】同じく本発明の第１の実施形態にかかるＭＯＳＦＥＴの構造を示す立体斜視図である。
【図６】同じく本発明の第１の実施形態にかかるＭＯＳＦＥＴの構造を示す平面図である。
【図７】図６のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′に沿った素子の断面構造を示す断面図である。
【図８】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図９】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図１０】図９に示す横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図１１】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図１２】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの変形例を示す斜視図である。
【図１３】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴのチップ構造を示す断面図である。
【図１４】本発明の第１の実施形態にかかる横型ＭＯＳＦＥＴの構造を概念的に示す図である。
【図１５】本発明の第２の実施形態にかかるＭＯＳＦＥＴの構造を示す立体斜視図である。
【図１６】同じく本発明の第２の実施形態にかかるＭＯＳＦＥＴの構造を示す平面図である。
【図１７】図１６のＡ−Ａ′に沿った素子の断面構造を示す断面図である。
【図１８】同じく図１６のＢ−Ｂ′に沿った素子の断面構造を示す断面図である。
【図１９】本発明の第２の実施形態の変形例を示すＭＯＳＦＥＴの断面図である。
【図２０】本発明の第３の実施形態にかかる素子の構造を示す立体斜視図である。
【図２１】本発明の第３の実施形態に対する変形例を示すＭＯＳＦＥＴの断面立体斜視図である。
【図２２】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの断面立体斜視図である。
【図２３】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２４】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２５】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２６】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２７】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２８】本発明の第３の実施形態に対するさらに他の変形例を示すＭＯＳＦＥＴの立体斜視図である。
【図２９】本発明の第４の実施形態に係わる横型ＭＯＳＦＥＴの構造を示す平面図である。
【図３０】図２９に示す横型ＭＯＳＦＥＴを構成する半導体基板２の表面領域の構成を示す平面図である。
【図３１】図２９に示す横型ＭＯＳＦＥＴの一部を拡大して示す平面図である。
【図３２】図２９に示す横型ＭＯＳＦＥＴ表面に形成されたアルミ配線パターンを示す平面図である。
【図３３】図２９のＡ−Ａ´断面図である。
【図３４】図３３の変形例を示す平面図である。
【図３５】図２９に示す横型ＭＯＳＦＥＴの応用装置であるフォトリレー回路の構成を示す回路図である。
【図３６】図２９に示す横型ＭＯＳＦＥＴのゲート駆動電圧と素子の特性との関係を説明するためのグラフである。
【符号の説明】
１…基板
２…ｎ型のシリコン半導体
３…埋め込み酸化膜
４…ｐ型ベース層
５…ｎ型ソース層
６…ｐ型コンタクト層
７…ｎ型ドレイン層
８、８´…ソース電極
９…コンタクト層
１０、１０´…ドレイン電極
１１…基板電極
１２…ｎ型ドリフト半導体層
１３…ｐ型ドリフト半導体層
１３´…ｐ型高抵抗半導体層
１４…ゲート酸化膜
１５…ゲート電極
１５−１、１５−１´…ポリシリコンゲート電極パッド部
１６…スーパージャンクションドリフト層
１８…Ｎ−型ドリフト層
２１、２２…横型ＭＯＳＦＥＴ
２３…ゲート電極
２４、２４´…境界領域
２５…ソース電極配線
３１…ＬＥＤ発光素子
３１−１、３１−２…入力端子
３２…フォトダイオードアレー
３３−１、３３−２…出力端子
３４…ＭＯＳゲート放電回路
３５−１、３５−２…ＭＯＳＦＥＴ

Claims (29)

  1. 基板表面に設けられた第１導電型ベース層と、この第１導電型べース層の表面に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層とは離れた前記基板上に形成された第２導電型ドレイン層と、前記第１導電型べ一ス層と第２導電型ドレイン層とで挾まれた領域に形成された前記第１導電型ベース層より高抵抗の半導体層と、少なくも前記第１導電型ベース層の表面にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする電界効果型トランジスタ。
  2. 基板表面に設けられた第１導電型ベース層と、この第１導電型べース層の表面に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層とは離れた前記基板上に形成された第２導電型ドレイン層と、前記第１導電型べ一ス層と第２導電型ドレイン層とで挾まれた領域において、前記第１導電型ベース層から前記第２導電型ドレイン層に向かって延長形成された第１導電型のドリフト半導体層と、この第１導電型ドリフト半導体層に併設形成された第２導電型のドリフト半導体層と、これらの第１導電型ドリフト半導体層および第２導電型ドリフト半導体層表面のほぼ半分以上に、ゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする電界効果型トランジスタ。
  3. 前記第１導電型のドリフト半導体層と前記第２導電型のドリフト半導体層が交互に繰り返して配列されていることを特徴とする請求項２記載の電界効果型トランジスタ。
  4. 前記第１導電型のドリフト半導体層および前記第２導電型のドリフト状半導体層は、それらの濃度および寸法が、前記第２導電型ソース層と前記第２導電型ドレイン層間に電圧が加えられていない熱平衡状態において、前記第１導電型のドリフト半導体層および前記第２導電型のドリフト半導体層が、少なくとも前記ゲート酸化膜近傍で空乏化するように選定されていることを特徴とする請求項２または３記載の電界効果型トランジスタ。
  5. 前記第１導電型のドリフト半導体層および前記第２導電型のドリフト半導体層が配列されている領域の前記第２導電型のドレイン層側表面に、前記ゲート酸化膜よりも厚い絶縁膜が形成されていることを特徴とする請求項４記載の電界効果型トランジスタ。
  6. 前記基板は絶縁基板で構成されていることを特徴とする請求項２乃至５のいずれかに記載の電界効果型トランジスタ。
  7. 前記第１導電型のドリフト半導体層と前記第２導電型のドリフト半導体層はそれぞれストライプ状に形成されていることを特徴とする請求項２乃至６のいずれかに記載の電界効果型トランジスタ。
  8. 前記第２導電型のドリフト半導体層のドーズ量が１．０×１０１１〜６．０×１０１３ｃｍ−２の範囲にあることを特徴とする請求項２乃至７のいずれかに記載の電界効果型トランジスタ。
  9. 前記第１導電型のドリフト半導体層と前記第２導電型のドリフト半導体層の繰り返しピッチが０．０１μｍ〜５μｍの間にあることを特徴とする請求項２乃至８のいずれかに記載の電界効果型トランジスタ。
  10. 前記第１導電型のドリフト半導体層の不純物濃度はドレイン側よりソース側において実質的に高くなるように設定されており、また、前記第２導電型のドリフト半導体層の不純物濃度はソース側よりドレイン側において実質的に高くなるように設定されていることを特徴とする請求項２乃至９のいずれかに記載の電界効果型トランジスタ。
  11. 前記第１導電型のドリフト半導体層または前記第２導電型のドリフト半導体層の不純物ドーズ量をΦ、ストイライプ幅をＷとするとき、これらの間に
    Φ×Ｗ≦１×１０８（ｃｍ−１）
    なる関係を有することを特徴とする請求項７記載の電界効果型トランジスタ。
  12. 前記ゲート電極が、前記第１および第２導電型のドリフト半導体層を挟むように形成されていることを特徴とする請求項２乃至１１のいずれかに記載の電界効果型トランジスタ。
  13. 縁基板表面に設けられた第１導電型ベース層と、この第１導電型べース層内に選択的に形成された第２導電型ソース層と、前記第１導電型ベース層とは離れた前記絶縁基板上に形成された第２導電型ドレイン層と、前記第１導電型べース層と前記第２導電型ドレイン層とで挾まれた領域に形成されたドリフト層と、前記第１導電型ベース層の表面にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする電界効果型トランジスタ。
  14. 前記ドリフト層は、前記第１導電型ベース層に電気的に接触する第１導電型のドリフト半導体層と、この第１導電型ドリフト半導体層に対して、前記第２導電型ソース層から前記第２導電型ドレイン層に至る方向とは直行する方向に併設形成された第２導電型のドリフト半導体層とからなるスーパージャンクション型ドリフト層であることを特徴とする請求項１３記載の電界効果型トランジスタ。
  15. 前記第１導電型ベース層内には、さらに、選択的に形成された第１導電型の低抵抗層が形成され、この第１導電型の低抵抗層と前記第２導電型ソース層とは、この第２導電型ソース層から前記第２導電型ドレイン層に至る方向にほぼ直行する方向に交互に配列形成されていることを特徴とする請求項１４記載の電界効果型トランジスタ。
  16. 前記ゲート電極は、前記第２導電型ドレイン層との間にオフセットが設けられていることを特徴とする請求項１５記載の電界効果型トランジスタ。
  17. 前記ゲート酸化膜の厚さは、前記絶縁基板表面に設けられた第１導電型ベース層、第２導電型ソース層、第２導電型ドレイン層および前記スーパージャンクション型ドリフト層とからなるＳＯＩ層の厚さのほぼ１／２よりも厚いことを特徴とする請求項１６記載の電界効果型トランジスタ。
  18. 前記絶縁基板の厚さは、前記ゲート酸化膜の厚さあるいは前記ＳＯＩ層の厚さよりも厚いことを特徴とする請求項１７記載の電界効果型トランジスタ。
  19. 前記ドリフト層は、前記第１導電型ベース層と前記第２導電型ドレイン層間に形成された前記ベース層よりも高抵抗のドリフト半導体層であることを特徴とする請求項１３記載の電界効果型トランジスタ。
  20. 前記第１導電型ベース層に電気的に接触する第１導電型の低抵抗層が形成され、この第１導電型の低抵抗層と前記第２導電型ソース層とは、この第２導電型ソース層から前記第２導電型ドレイン層に至る方向にほぼ直行する方向に交互に配列形成されていることを特徴とする請求項１９記載の電界効果型トランジスタ。
  21. 前記ゲート電極と、前記第２導電型ドレイン層との間にはオフセットが設けられていることを特徴とする請求項２０記載の電界効果型トランジスタ。
  22. 前記ゲート酸化膜の厚さは、前記絶縁基板表面に設けられた第１導電型ベース層、第２導電型ソース層、第２導電型ドレイン層および前記高抵抗ドリフト層とからなるＳＯＩ層の厚さのほぼ１／２よりも厚いことを特徴とする請求項２１記載の電界効果型トランジスタ。
  23. 前記絶縁基板の厚さは、前記ゲート酸化膜の厚さあるいは前記ＳＯＩ層の厚さよりも厚いことを特徴とする請求項２２記載の電界効果型トランジスタ。
  24. スイッチング制御入力信号が印加される発光素子と、この発光素子により発光される光を受光し、直流電圧を発生する光起電力素子と、この光起電力素子の出力電圧がゲート電極に与えられ、ソース電極とゲート電極が共通に接続された少なくも２個の電界効果型トランジスタとを備え、これらの電界効果型トランジスタは、前記請求項１乃至２４のいずれかに記載された電界効果型トランジスタにより構成され、前記ゲート電極に与えられる光起電力素子の出力電圧は、前記電界効果型トランジスタのソース／ドレイン間耐圧に等しいか又はより大きいことを特徴とするフォトリレー。
  25. 前記少なくも２個の電界効果型トランジスタは、同一の絶縁基板上に形成されたＳＯＩ層により形成され、共通のソース電極パッド及びゲート電極パッドを備え、この共通ゲート電極パッドには、前記２個の電界効果型トランジスタのそれぞれのポリシリコンゲート電極が電気的に相互に分離された状態で接続されていることを特徴とする請求項２４記載のフォトリレー。
  26. 前記２個の電界効果型トランジスタ間のポリシリコンゲート配線に対向するＳＯＩ層の少なくとも一部において、前記ベース層またはドリフト層よりも高濃度の第１導電型半導体層または分離溝を形成し、これにより前記２個の電界効果型トランジスタ間の電気的な分離を行うことを特徴とする請求項２５記載のフォトリレー。
  27. 前記２個の電界効果型トランジスタは、それらの周囲に設けられたベース層またはドリフト層よりも高濃度の第１導電型半導体層により相互に分離されていることを特徴とする請求項２４記載のフォトリレー。
  28. 前記共通ゲート電極パッドには、前記ソース電極パッドに与えられる電位を基準にして、正または負の電位が与えられることを特徴とする請求項２６記載のフォトリレー。
  29. 前記発光素子、前記光起電力素子あるいは前記少なくも２個の電界効果型トランジスタのうち、少なくとも前記光起電力素子および前記少なくとも２個の電界効果型トランジスタは共通のパッケージに収納されていることを特徴とする請求項２８記載のフォトリレー。
JP2003078462A 2002-03-27 2003-03-20 電界効果型トランジスタおよびその応用装置 Expired - Lifetime JP3944461B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2003078462A JP3944461B2 (ja) 2002-03-27 2003-03-20 電界効果型トランジスタおよびその応用装置
US10/401,137 US6777746B2 (en) 2002-03-27 2003-03-27 Field effect transistor and application device thereof
TW092106984A TWI273706B (en) 2002-03-27 2003-03-27 Field effect transistor and application device of the same
CNB031075436A CN1276516C (zh) 2002-03-27 2003-03-27 场效应晶体管及其应用器件
US10/864,098 US7202526B2 (en) 2002-03-27 2004-06-09 Field effect transistor and application device thereof
US11/249,894 US7498635B2 (en) 2002-03-27 2005-10-12 Field effect transistor and application device thereof
US11/250,058 US7385255B2 (en) 2002-03-27 2005-10-12 Field effect transistor and application device thereof
US11/462,634 US7479679B2 (en) 2002-03-27 2006-08-04 Field effect transistor and application device thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002088821 2002-03-27
JP2003078462A JP3944461B2 (ja) 2002-03-27 2003-03-20 電界効果型トランジスタおよびその応用装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2005379862A Division JP4855776B2 (ja) 2002-03-27 2005-12-28 フォトリレー
JP2006313021A Division JP4912841B2 (ja) 2002-03-27 2006-11-20 電界効果型トランジスタおよびその応用装置

Publications (2)

Publication Number Publication Date
JP2004006731A true JP2004006731A (ja) 2004-01-08
JP3944461B2 JP3944461B2 (ja) 2007-07-11

Family

ID=28793499

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003078462A Expired - Lifetime JP3944461B2 (ja) 2002-03-27 2003-03-20 電界効果型トランジスタおよびその応用装置

Country Status (4)

Country Link
US (4) US7202526B2 (ja)
JP (1) JP3944461B2 (ja)
CN (1) CN1276516C (ja)
TW (1) TWI273706B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158139A (ja) * 2005-12-07 2007-06-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US7489018B2 (en) 2005-04-19 2009-02-10 Kabushiki Kaisha Toshiba Transistor
JP2009543353A (ja) * 2006-06-29 2009-12-03 フェアチャイルド・セミコンダクター・コーポレーション 直接的ソース‐ドレイン電流経路を有する横型トレンチゲートｆｅｔ
JP2010016309A (ja) * 2008-07-07 2010-01-21 Nec Electronics Corp 半導体装置
WO2011004535A1 (ja) * 2009-07-07 2011-01-13 日本電気株式会社 電界効果トランジスタ
WO2012157025A1 (ja) * 2011-05-17 2012-11-22 トヨタ自動車株式会社 半導体装置
KR101388721B1 (ko) 2012-10-26 2014-04-25 삼성전기주식회사 반도체 소자

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3944461B2 (ja) * 2002-03-27 2007-07-11 株式会社東芝 電界効果型トランジスタおよびその応用装置
US7023050B2 (en) * 2003-07-11 2006-04-04 Salama C Andre T Super junction / resurf LDMOST (SJR-LDMOST)
JP4984634B2 (ja) * 2005-07-21 2012-07-25 ソニー株式会社 物理情報取得方法および物理情報取得装置
CN100369264C (zh) * 2005-08-26 2008-02-13 东南大学 三维多栅高压n型横向双扩散金属氧化物半导体管
CN100369265C (zh) * 2005-08-26 2008-02-13 东南大学 三维多栅高压p型横向双扩散金属氧化物半导体管
DE102005045910B4 (de) * 2005-09-26 2010-11-11 Infineon Technologies Austria Ag Laterales SOI-Bauelement mit einem verringerten Einschaltwiderstand
JP5225546B2 (ja) * 2005-12-27 2013-07-03 株式会社豊田中央研究所 半導体装置
DE102006001922B3 (de) * 2006-01-14 2007-05-03 Infineon Technologies Austria Ag Lateraler Leistungstransistor und Verfahren zu dessen Herstellung
WO2009039441A1 (en) 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US7648868B2 (en) * 2007-10-31 2010-01-19 International Business Machines Corporation Metal-gated MOSFET devices having scaled gate stack thickness
JP2010045130A (ja) * 2008-08-11 2010-02-25 Nec Electronics Corp 半導体装置および半導体装置の製造方法
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US20120326260A1 (en) * 2011-06-21 2012-12-27 William French Photodiode that incorporates a charge balanced set of alternating n and p doped semiconductor regions
US9466747B1 (en) * 2011-10-25 2016-10-11 Radiation Monitoring Devices, Inc. Avalanche photodiode and methods of forming the same
DE102012221080A1 (de) * 2012-11-19 2014-03-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Schicht auf einem Oberflächenbereich eines elektronischen Bauelements
CN103515443B (zh) * 2013-09-16 2016-03-02 电子科技大学 一种超结功率器件及其制造方法
CN104701381A (zh) * 2015-03-03 2015-06-10 南京邮电大学 一种p柱区阶梯掺杂的二维类sj/resurf ldmos器件及其制造方法
JP6402091B2 (ja) * 2015-12-17 2018-10-10 株式会社東芝 光結合装置
CN106531802A (zh) * 2016-04-08 2017-03-22 长沙理工大学 低比导的新型高压sj功率器件
CN106876255B (zh) * 2017-02-10 2019-09-24 中国科学院半导体研究所 碳化硅半导体器件及其制备方法
CN106847882A (zh) * 2017-02-27 2017-06-13 电子科技大学 一种soi‑ligbt器件
CN106684136A (zh) * 2017-02-27 2017-05-17 电子科技大学 一种soi横向绝缘栅双极晶体管
CN106981518A (zh) * 2017-03-30 2017-07-25 电子科技大学 一种具有超结结构的soi横向高压器件
CN107768424B (zh) * 2017-09-11 2021-06-18 西安电子科技大学 一种具有多环电场调制衬底的宽带隙半导体横向超结双扩散晶体管
CN107680996A (zh) * 2017-09-14 2018-02-09 电子科技大学 横向功率器件
DE102017131274B3 (de) * 2017-12-22 2019-05-09 Infineon Technologies Dresden Gmbh Transistoranordnung und verfahren zu deren herstellung
TWI634658B (zh) * 2017-12-29 2018-09-01 新唐科技股份有限公司 半導體裝置
JP7152473B2 (ja) * 2018-03-29 2022-10-12 ローム株式会社 半導体装置
CN110361423B (zh) * 2019-07-12 2023-04-07 北京机械设备研究所 Mems气体传感器和提高mems气体传感器稳定性的方法
CN114284334A (zh) * 2021-06-02 2022-04-05 青岛昇瑞光电科技有限公司 具有超结结构的高压无结FinFET器件及其制备方法
US20230197846A1 (en) * 2021-12-17 2023-06-22 Infineon Technologies Austria Ag Power semiconductor device and methods of producing a power semiconductor device
CN117497599A (zh) * 2023-12-28 2024-02-02 深圳天狼芯半导体有限公司 一种mos管及其制备方法
CN117497601B (zh) * 2023-12-28 2024-05-07 深圳天狼芯半导体有限公司 平面型碳化硅晶体管的结构、制造方法及电子设备
CN117766588B (zh) * 2024-02-22 2024-04-30 南京邮电大学 具有延伸漏结构的超结双soi-ldmos器件及制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1173150A (en) 1966-12-13 1969-12-03 Associated Semiconductor Mft Improvements in Insulated Gate Field Effect Transistors
JP3432608B2 (ja) 1994-08-23 2003-08-04 株式会社東芝 半導体リレー装置
JP3959125B2 (ja) * 1994-09-14 2007-08-15 株式会社東芝 半導体装置
GB2309336B (en) 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
US6023090A (en) 1998-12-07 2000-02-08 Philips Electronics North America, Corporation Lateral thin-film Silicon-On-Insulator (SOI) device having multiple zones in the drift region
JP4534303B2 (ja) 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
US6777746B2 (en) * 2002-03-27 2004-08-17 Kabushiki Kaisha Toshiba Field effect transistor and application device thereof
JP3944461B2 (ja) * 2002-03-27 2007-07-11 株式会社東芝 電界効果型トランジスタおよびその応用装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489018B2 (en) 2005-04-19 2009-02-10 Kabushiki Kaisha Toshiba Transistor
JP2007158139A (ja) * 2005-12-07 2007-06-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009543353A (ja) * 2006-06-29 2009-12-03 フェアチャイルド・セミコンダクター・コーポレーション 直接的ソース‐ドレイン電流経路を有する横型トレンチゲートｆｅｔ
KR101375887B1 (ko) 2006-06-29 2014-03-18 페어차일드 세미컨덕터 코포레이션 소스-드레인간 직통 전류 경로를 갖는 횡형 트랜치 게이트 전계효과 트랜지스터
JP2010016309A (ja) * 2008-07-07 2010-01-21 Nec Electronics Corp 半導体装置
US8536647B2 (en) 2008-07-07 2013-09-17 Renesas Electronics Corporation Semiconductor device
WO2011004535A1 (ja) * 2009-07-07 2011-01-13 日本電気株式会社 電界効果トランジスタ
JP5462261B2 (ja) * 2009-07-07 2014-04-02 ルネサスエレクトロニクス株式会社 電界効果トランジスタ
WO2012157025A1 (ja) * 2011-05-17 2012-11-22 トヨタ自動車株式会社 半導体装置
JP5692616B2 (ja) * 2011-05-17 2015-04-01 トヨタ自動車株式会社 半導体装置
US9112024B2 (en) 2011-05-17 2015-08-18 Toyota Jidosha Kabushiki Kaisha Semiconductor device
KR101388721B1 (ko) 2012-10-26 2014-04-25 삼성전기주식회사 반도체 소자

Also Published As

Publication number Publication date
CN1276516C (zh) 2006-09-20
TW200306007A (en) 2003-11-01
US20040232483A1 (en) 2004-11-25
US7479679B2 (en) 2009-01-20
US20070023831A1 (en) 2007-02-01
US7385255B2 (en) 2008-06-10
US20060033157A1 (en) 2006-02-16
JP3944461B2 (ja) 2007-07-11
US20060038226A1 (en) 2006-02-23
CN1449057A (zh) 2003-10-15
US7202526B2 (en) 2007-04-10
US7498635B2 (en) 2009-03-03
TWI273706B (en) 2007-02-11

Similar Documents

Publication Publication Date Title
JP3944461B2 (ja) 電界効果型トランジスタおよびその応用装置
US6777746B2 (en) Field effect transistor and application device thereof
US11888047B2 (en) Lateral transistors and methods with low-voltage-drop shunt to body diode
US6849880B1 (en) Power semiconductor device
TWI469350B (zh) Power semiconductor devices
US9559089B2 (en) Semiconductor arrangement with active drift zone
JP5701802B2 (ja) 電力用半導体装置
US10490658B2 (en) Power semiconductor device
JP2002076339A (ja) 超接合半導体素子
US11031479B2 (en) Semiconductor device with different gate trenches
JP3218267B2 (ja) 半導体装置
JP4899425B2 (ja) 半導体装置およびその製造方法
JP2021012934A (ja) 炭化ケイ素半導体装置
KR100290913B1 (ko) 고전압 소자 및 그 제조방법
US8362554B2 (en) MOSFET semiconductor device with backgate layer and reduced on-resistance
JP2006093430A (ja) 半導体装置
JP4912841B2 (ja) 電界効果型トランジスタおよびその応用装置
JP2004111772A (ja) 絶縁ゲート型電界効果半導体装置
KR100761178B1 (ko) 반도체 디바이스
JP4855776B2 (ja) フォトリレー
JP2004031386A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060529

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060607

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061116

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070123

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070409

R151 Written notification of patent or utility model registration

Ref document number: 3944461

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100413

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110413

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130413

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140413

Year of fee payment: 7

EXPY Cancellation because of completion of term