CN117497599A - 一种mos管及其制备方法 - Google Patents

一种mos管及其制备方法 Download PDF

Info

Publication number
CN117497599A
CN117497599A CN202311830398.7A CN202311830398A CN117497599A CN 117497599 A CN117497599 A CN 117497599A CN 202311830398 A CN202311830398 A CN 202311830398A CN 117497599 A CN117497599 A CN 117497599A
Authority
CN
China
Prior art keywords
drift layer
mos transistor
doped region
electrode
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311830398.7A
Other languages
English (en)
Inventor
张国政
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Sirius Semiconductor Co ltd
Original Assignee
Shenzhen Sirius Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Sirius Semiconductor Co ltd filed Critical Shenzhen Sirius Semiconductor Co ltd
Priority to CN202311830398.7A priority Critical patent/CN117497599A/zh
Publication of CN117497599A publication Critical patent/CN117497599A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请提供一种MOS管及其制备方法，该MOS管包括源极、漏极、漂移层、第一栅极以及第二栅极；漏极与源极间隔设置；漂移层设置在源极和漏极之间，并与源极以及漏极电连接；第一栅极设置在漂移层上，并用于沿着第一方向吸引漂移层中的电子；第二栅极漂移层上沿着漏极指向源极的方向开设有槽部，第二栅极设置在槽部内，并与第一栅极电连接，以用于沿着第二方向吸引漂移层中的电子；本申请中通过设置第一方向不同于第二方向，以在不同方向于漂移层内形成不同的电子通道，有利于增加漂移层内电流的流通面积，进而有利于降低MOS管的导通电阻。

Description

一种MOS管及其制备方法
技术领域
本申请属于MOS管结构技术领域，尤其涉及一种MOS管及其制备方法。
背景技术
随着电子技术的不断发展，MOS管（Metal Oxide Semiconductor，金属氧化物半导体晶体管）作为半导体器件的重要部分，在各种电路中得到了广泛应用。MOS管的击穿电压（BV，breakdown voltage）和导通电阻（Ron, sp，Specific On Resistance）是衡量其性能的重要参数。
在相关技术中，通常通过增大MOS管的S极和MOS管的D极之间的距离，来提高MOS管的击穿电压，但这样会导致S极和D极之间的导通电阻增大，影响MOS管的性能。
因此，如何在保证击穿电压的情况下，降低MOS管的导通电阻是本领域技术人员目前需要解决的问题。
发明内容
本申请的目的在于提供一种MOS管及其制备方法，旨在解决传统技术中因保证击穿电压而导致MOS管的导通电阻升高的问题。
本申请实施例的第一方面提出了一种MOS管，MOS管包括：
源极；
漏极，与源极间隔设置；
漂移层，设置在源极和漏极之间，并与源极以及漏极电连接；
第一栅极，设置在漂移层上，并用于沿着第一方向吸引漂移层中的电子；
第二栅极，漂移层上沿着漏极指向源极的方向开设有槽部，第二栅极设置在槽部内，并与第一栅极电连接，以用于沿着第二方向吸引漂移层中的电子；
其中，第一方向不同于第二方向。
在本申请的部分实施例中，第一方向与第二方向相互垂直。
在本申请的部分实施例中，第二栅极沿着第三方向延伸设置，且第二栅极沿着第三方向的长度大于第一栅极沿着第三方向的长度；第三方向为漏极指向源极的方向。
在本申请的部分实施例中，漂移层包括沿着第二方向设置的第二掺杂区和第一掺杂区，第一掺杂区与漏极连接，第二掺杂区的电子浓度小于第一掺杂区的电子浓度，以在第一掺杂区与第二掺杂区之间形成第一电场。
在本申请的部分实施例中，第一掺杂区具有连接漏极的第一部分，第一部分沿着与第二方向相反的方向延伸至第二掺杂区与漏极之间，以在第一部分与第二掺杂区之间形成第二电场。
在本申请的部分实施例中，第一掺杂区为N型半导体材料制成；和/或，第二掺杂区P型半导体材料制成。
在本申请的部分实施例中，第一掺杂区的离子掺杂浓度为至；和/或，第二掺杂区的离子掺杂浓度为/>至/>。
在本申请的部分实施例中，槽部的槽壁上设置有第一绝缘层，第一绝缘层用于阻隔漂移层和第二栅极；
其中，第一绝缘层的厚度为0.1μm~0.6μm。
在本申请的部分实施例中，MOS管还包括衬底和第二绝缘层，第二绝缘层设置在衬底上，源极、漏极以及漂移层均设置在第二绝缘层背离衬底的一侧；其中，第二绝缘层和第一绝缘层为一体成型结构。
第二方面，本申请还提供一种MOS管的制备方法，应用在上述的MOS管上，MOS管的制备方法包括：
提供一衬底；
在衬底上制备漂移层，在漂移层上开设槽部；
在槽部内设置第二栅极；并在漂移层背离衬底的一侧设置第一栅极，并使第二栅极与第一栅极电连接；
在漂移层的两端制备源极和漏极。
本发明实施例与现有技术相比存在的有益效果是：上述的一种MOS管及其制备方法，该MOS管包括源极、漏极、漂移层、第一栅极以及第二栅极；漏极与源极间隔设置；漂移层设置在源极和漏极之间，并与源极以及漏极电连接；第一栅极设置在漂移层上，并用于沿着第一方向吸引漂移层中的电子；第二栅极漂移层上沿着漏极指向源极的方向开设有槽部，第二栅极设置在槽部内，并与第一栅极电连接，以用于沿着第二方向吸引漂移层中的电子；本申请中通过设置第一方向不同于第二方向，以在不同方向于漂移层内形成不同的电子通道，有利于增加漂移层内电流的流通面积，进而有利于降低MOS管的导通电阻。
附图说明
图1为本申请一实施例提供的MOS管的结构示意图；
图2为本申请另一实施例提供的MOS管的结构示意图；
图3为本申请一实施例提供的MOS管的制备方法的步骤示意图。
具体元素符号说明：100-漏极，200-源极，300-漂移层，310-槽部，320-第二掺杂区，330-第一部分，340-第一掺杂区，400-第一栅极，500-第二栅极，600-第二绝缘层，700-第一绝缘层，800-衬底，a-第一方向，b-第二方向，b-第三方向。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
需要说明的是，随着电子技术的不断发展，MOS管作为半导体器件的重要部分，在各种电路中得到了广泛应用。MOS管的击穿电压和导通电阻是衡量其性能的重要参数。
在相关技术中，通常通过增大MOS管的S极和MOS管的D极之间的距离，来提高MOS管的击穿电压，但这样会导致S极和D极之间的导通电阻增大，影响MOS管的性能，具体地，当导通电阻增大时，MOS管的能耗也更高。在增大击穿电压后，通常会导致导通电阻也随之增大，然而在理想状态下，我们需要保持较高的击穿电压以及较低的导通电阻。
因此，本申请基于此对相关的MOS管及其制备方法进行了改进。
请结合参阅图1，图1示出了本实施例提供的MOS管的结构示意图。本实施例的一种MOS管，该MOS管包括源极200、漏极100、漂移层300、第一栅极400以及第二栅极500；漏极100与源极200间隔设置；漂移层300设置在源极200和漏极100之间，并与源极200以及漏极100电连接；第一栅极400设置在漂移层300上，并用于沿着第一方向a吸引漂移层300中的电子；第二栅极500漂移层300上沿着漏极100指向源极200的方向开设有槽部310，第二栅极500设置在槽部310内，并与第一栅极400电连接，以用于沿着第二方向b吸引漂移层300中的电子；本申请中通过设置第一方向a不同于第二方向b，以在不同方向于漂移层300内形成不同的电子通道，有利于增加漂移层300内电流的流通面积，进而有利于降低MOS管的导通电阻。
可以理解的是，间隔设置是指一者相对于另一者呈间距设置。例如，源极200和漏极100之间呈间距设置。漂移层300起着连接源极200和漏极100的作用，在静态状态下漂移层300不导电，在需要MOS管导通时，漂移层300中的载流子会受到电场的作用而产生漂移运动，形成电流。具体地，在N沟道MOS管中，漂移层300在栅极（第一栅极400和/或第二栅极500）的作用下，其内的电子会被栅极吸引以靠近栅极（或者说是其内的空穴会被栅极排斥以远离栅极）；进而在栅极附近形成电子富集区域，该电子富集区域即可起到电子流道的作用。
在本申请实施例的技术方案中，通过设置第一方向a不同于第二方向b，也就是说，能够通过第一栅极400和第二栅极500沿着不同方向于漂移层300内形成不同的电子通道，有利于增加漂移层300内的电子密度，进而有利于降低MOS管的导通电阻，进而降低MOS管的能耗。
在一些实施例中，第一栅极400和第二栅极500为同一材料制成。具体地，第一栅极400和第二栅极500为多晶硅材料制成。
在本申请的部分实施例中，请继续参阅图1，本实施例的第一方向a与第二方向b相互垂直。
例如，漂移层300形成长方体结构，第一栅极400设置在漂移层300的顶部，通过第一栅极400能够在漂移层300的顶部附近形成电子通道，以供电子/电流流过。因此，还在漂移层300的侧部上设置第二栅极500，通过第二栅极500在漂移层300的侧部附近形成另一电子通道，两个电子通道相互垂直，且具有相互重叠的部分；可以理解的是，重叠的部分能够具有更大的电子浓度，能够提高电子的传输能力，以降低导通电阻。
在本申请的部分实施例中，请继续参阅图1，本实施例的第二栅极500沿着第三方向b延伸设置，且第二栅极500沿着第三方向b的长度大于第一栅极400沿着第三方向b的长度；第三方向b为漏极100指向源极200的方向。
在本申请实施例的技术方案中，第二栅极500能够在第三方向b上形成更长的电子通道，以降低导通电阻。
在一些实施例中，第二栅极500沿着第一方向a的投影部分落在第一栅极400沿着第一方向a的投影内。
在本申请的部分实施例中，请继续参阅图1，漂移层300包括沿着第二方向b设置的第二掺杂区320和第一掺杂区340，第一掺杂区340与漏极100连接，第二掺杂区320的电子浓度小于第一掺杂区340的电子浓度，以在第一掺杂区340与第二掺杂区320之间形成第一电场。
可以理解的是，在半导体材料中，共价键上的电子会因为热运动获得能量而摆脱共价键的约束成为自由电子，同时在共价键上留下空位，这些空位被称为空穴。第一掺杂区340能够将自由电子聚集到靠近栅极的一侧形成电子通道。电子流向即为该电场力作用下，该电场中电子的运动方向，电子流向与电流流向相反。在一些实施例中，可通过在第一掺杂区340上掺杂5价元素（例如磷），能够在半导体内形成多余的电子，并通过多余的电子形成电子通道。
在本申请实施例的技术方案中，在MOS管关断的时候，第二掺杂区320与第一掺杂区340反向偏置，即第二掺杂区320为第一掺杂区340提供空穴，因此在第二掺杂区320和第一掺杂区340之间形成电流方向与第三方向b垂直的内建电场，这个内建电场与电子通道的电流方向不相同。因此，需要先克服内建电场，才能使得源极200和漏极100导通，以使该内建电场能够对MOS管的电场起到调制作用，进而提高MOS管的击穿电压。
在本申请的部分实施例中，第一掺杂区340具有连接漏极100的第一部分330，第一部分330沿着第二方向b延伸至第二掺杂区320与漏极100之间，以在第一部分330与第二掺杂区320之间形成第二电场。
在本申请实施例的技术方案中，第二掺杂区320和第一部分330反向偏置。
在本申请的部分实施例中，请继续参阅图1，第一掺杂区340为N型半导体材料制成；和/或，第二掺杂区320为P型半导体材料制成。
在本申请的部分实施例中，第一掺杂区340的离子掺杂浓度为至；和/或，第二掺杂区320的离子掺杂浓度为/>至。
可以理解的是，通常来说，第一掺杂区340、第二掺杂区320的离子掺杂浓度越高，MOS管的导通电阻越低，击穿电压越大。这是因为高掺杂浓度会增加载流子的浓度，从而增加电流的传导能力，并且高掺杂浓度会增加PN结的耐压能力。但是，过高的掺杂浓度可能会导致其他问题，如增加漏电流或降低器件稳定性。在一些实施例中，第一掺杂区340的离子掺杂浓度为至/>；和/或，第二掺杂区320的离子掺杂浓度为至/>；和/或。
在本申请的部分实施例中，请参阅图2，图2示出了本实施例提供的MOS管的结构示意图；本实施例的槽部310的槽壁上设置有第一绝缘层700，第一绝缘层700用于阻隔漂移层300和第二栅极500；其中，第一绝缘层700的厚度为0.1μm~0.6μm。
可以理解的是，绝缘层的厚度越薄，导通电阻越低。这是因为较薄的绝缘层可以减少电子传输的阻碍，从而降低导通电阻。然而，绝缘层过薄可能会导致其他问题，如增加漏电流或降低器件稳定性。较厚的绝缘层可以提供更高的击穿电压。这是因为较厚的绝缘层可以承受更高的电场强度，从而增强整个MOS管的耐压能力。但是，过厚的绝缘层可能会导致其他问题，如增加导通电阻或降低开关速度。
在一些实施例中，第一绝缘层700的厚度为0.1μm~0.5μm。
在本申请的部分实施例中，请继续参阅图2，本实施例的MOS管还包括衬底800和第二绝缘层600，第二绝缘层600设置在衬底800上，源极200、漏极100以及漂移层300均设置在第二绝缘层600背离衬底800的一侧；其中，第二绝缘层600和第一绝缘层700为一体成型结构。
进一步地，为了更好的实施上述任意实施例中的MOS管，在上述任意实施例提供的MOS管的基础上，本实施例还提供一种MOS管的制备方法，请参阅图3，图3示出了本实施例提供的MOS管的制备方法的步骤示意图；该MOS管的制备方法包括：
S100:提供一衬底800；具体地，衬底800为硅衬底800。
S200:在衬底800上制备漂移层300，在漂移层300上开设槽部310；具体地，通过刻蚀的形式在漂移层300上开设槽部310。
S300:在槽部310内设置第二栅极500，并在漂移层300背离衬底800的一侧设置第一栅极400，并使第二栅极500与第一栅极400电连接；
S400：在漂移层300的两端制备源极200和漏极100。在漂移层300上沿着源极200指向漏极100的方向开设槽部310，具体地，漂移层300在源极200和漏极100之间起到电连接的作用。
可以理解的是，通过本申请实施例中的制备方法制备的MOS管，能够通过第一栅极400和第二栅极500沿着不同方向于漂移层300内形成不同的电子通道，有利于降低MOS管的导通电阻，进而降低MOS管的能耗。
在一些实施例中，在步骤S200之前还包括，在衬底800上制备第二绝缘层600，第二绝缘层600背离衬底800的一侧用于制备漂移层300。在一些实施例中，通过SOI工艺生成该第二绝缘层600，第二绝缘层600由SiO2材料制成。
在一些实施例中，在步骤S200中包括：
S210：在第二绝缘层600上外延一层N-漂移区；
S220：在N-漂移区的至少一侧离子注入杂质元素，形成第二掺杂区320。
在一些实施例中，在步骤S200中还包括：
S230：在漂移层300上开设槽部310；
S240：在漂移层300上沉积绝缘层，并使绝缘层覆盖到槽部310内；
S250：刻蚀槽部310内绝缘层形成开口，保留槽部310的槽壁上的绝缘层；
S260：在开口上沉积第二栅极500。
在一些实施例中，上述任意实施例中的MOS管为LDMOS管（Laterally DiffusedMetal Oxide Semiconductor，横向扩散金属氧化物半导体晶体管）。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述详细披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一个替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种MOS管，其特征在于，所述MOS管包括：
源极；
漏极，与所述源极间隔设置；
漂移层，设置在所述源极和所述漏极之间，并与所述源极以及所述漏极电连接；
第一栅极，设置在所述漂移层上，并用于沿着第一方向吸引所述漂移层中的电子；
第二栅极，所述漂移层上沿着所述漏极指向所述源极的方向开设有槽部，所述第二栅极设置在所述槽部内，并与所述第一栅极电连接，以用于沿着第二方向吸引所述漂移层中的电子；
其中，所述第一方向不同于所述第二方向。
2.根据权利要求1所述的MOS管，其特征在于，所述第一方向与所述第二方向相互垂直。
3.根据权利要求1所述的MOS管，其特征在于，所述第二栅极沿着第三方向延伸设置，且所述第二栅极沿着所述第三方向的长度大于所述第一栅极沿着所述第三方向的长度；所述第三方向为所述漏极指向所述源极的方向。
4.根据权利要求1所述的MOS管，其特征在于，所述漂移层包括沿着所述第二方向设置的第二掺杂区和第一掺杂区，所述第一掺杂区与所述漏极连接，所述第二掺杂区的电子浓度小于所述第一掺杂区的电子浓度，以在所述第一掺杂区与所述第二掺杂区之间形成第一电场。
5.根据权利要求4所述的MOS管，其特征在于，所述第一掺杂区具有连接所述漏极的第一部分，所述第一部分沿着与所述第二方向相反的方向延伸至所述第二掺杂区与所述漏极之间，以在所述第一部分与所述第二掺杂区之间形成第二电场。
6.根据权利要求5所述的MOS管，其特征在于，所述第一掺杂区为N型半导体材料制成；和/或，所述第二掺杂区P型半导体材料制成。
7.根据权利要求5或6所述的MOS管，其特征在于，所述第一掺杂区的离子掺杂浓度为至/>；和/或，所述第二掺杂区的离子掺杂浓度为至/>。
8.根据权利要求1所述的MOS管，其特征在于，所述槽部的槽壁上设置有第一绝缘层，所述第一绝缘层用于阻隔所述漂移层和所述第二栅极；
其中，所述第一绝缘层的厚度为0.1μm~0.6μm。
9.根据权利要求8所述的MOS管，其特征在于，所述MOS管还包括衬底和第二绝缘层，所述第二绝缘层设置在所述衬底上，所述源极、漏极以及所述漂移层均设置在所述第二绝缘层背离所述衬底的一侧；其中，所述第二绝缘层和所述第一绝缘层为一体成型结构。
10.一种MOS管的制备方法，其特征在于，应用在权利要求1至9任意一项所述的MOS管上，所述MOS管的制备方法包括：
提供一衬底；
在所述衬底上制备所述漂移层，在所述漂移层上开设所述槽部；
在所述槽部内设置所述第二栅极；并在所述漂移层背离所述衬底的一侧设置第一栅极，并使所述第二栅极与所述第一栅极电连接；
在所述漂移层的两端制备所述源极和所述漏极。
CN202311830398.7A 2023-12-28 2023-12-28 一种mos管及其制备方法 Pending CN117497599A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311830398.7A CN117497599A (zh) 2023-12-28 2023-12-28 一种mos管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311830398.7A CN117497599A (zh) 2023-12-28 2023-12-28 一种mos管及其制备方法

Publications (1)

Publication Number Publication Date
CN117497599A true CN117497599A (zh) 2024-02-02

Family

ID=89674834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311830398.7A Pending CN117497599A (zh) 2023-12-28 2023-12-28 一种mos管及其制备方法

Country Status (1)

Country Link
CN (1) CN117497599A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1449057A (zh) * 2002-03-27 2003-10-15 株式会社东芝 场效应晶体管及其应用器件
CN103545372A (zh) * 2012-07-11 2014-01-29 台湾积体电路制造股份有限公司 具有沟槽场板的FinFET
CN105789314A (zh) * 2016-03-18 2016-07-20 电子科技大学 一种横向soi功率ldmos
US20170222043A1 (en) * 2016-01-29 2017-08-03 Infineon Technologies Austria Ag Semiconductor Device Including a Lateral Transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1449057A (zh) * 2002-03-27 2003-10-15 株式会社东芝 场效应晶体管及其应用器件
CN103545372A (zh) * 2012-07-11 2014-01-29 台湾积体电路制造股份有限公司 具有沟槽场板的FinFET
US20170222043A1 (en) * 2016-01-29 2017-08-03 Infineon Technologies Austria Ag Semiconductor Device Including a Lateral Transistor
CN105789314A (zh) * 2016-03-18 2016-07-20 电子科技大学 一种横向soi功率ldmos

Similar Documents

Publication Publication Date Title
US20150179764A1 (en) Semiconductor device and method for manufacturing same
TWI475614B (zh) 溝渠裝置結構及製造
JP2007123887A (ja) レトログレード領域を備える横型ｄｍｏｓトランジスタ及びその製造方法
US11888022B2 (en) SOI lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof
SE513284C3 (sv) Halvledarkomponent med linjär ström-till-spänningskarakteristik
SE513284C2 (sv) Halvledarkomponent med linjär ström-till-spänningskarasterik
US8330233B2 (en) Semiconductor device
JP4645705B2 (ja) 半導体装置及び半導体装置の製造方法
US10886371B2 (en) Silicon carbide semiconductor device
CN108885999B (zh) 半导体装置及其制造方法
KR100290913B1 (ko) 고전압 소자 및 그 제조방법
TWI808020B (zh) 碳化矽半導體功率電晶體及其製造方法
CN111477681A (zh) 双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管及制作方法
CN114843346B (zh) 低阻沟槽型碳化硅晶体管及其制造方法
KR20190124894A (ko) 반도체 소자 및 그 제조 방법
CN117497599A (zh) 一种mos管及其制备方法
US20080054348A1 (en) Semiconductor device and a method of fabricating the same
JPH11195784A (ja) 絶縁ゲート形半導体素子
JP3916874B2 (ja) 半導体装置
CN117317024B (zh) 高开关特性半导体器件、工艺、芯片及电子设备
KR100300189B1 (ko) 수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법
US20240170548A1 (en) Semiconductor device and method of manufacturing the same
JPH10270693A (ja) 半導体装置
WO2023149043A1 (ja) スイッチングデバイスとその製造方法
WO2023112547A1 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination