CN105789314A - 一种横向soi功率ldmos - Google Patents
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Abstract
本发明属于半导体功率器件技术领域，涉及一种横向SOI功率LDMOS。与现有结构相比，本发明的功率LDMOS具有三维栅极结构，栅极延伸至漂移区的槽栅场板部分与漂移区的之间的氧化层厚度从栅极到漏端逐渐变化。在正向导通状态下，槽栅形成侧面沟道，显著降低器件沟道电阻；在位于漂移区部分形成电子积累层，构成电流低阻通道，显著降低器件漂移区电阻；两方面都降低器件的比导通电阻。正向阻断状态，延伸至漂移区的槽栅场板部分，对漂移区有耗尽作用，提高漂移区浓度，使得器件的漂移区电阻降低。由于开态电流大部分流经电荷积累层，本发明的比导通电阻几乎不受漂移区掺杂浓度影响，有效缓解了器件的比导通电阻Ron,sp与耐压BV之间2.5次方的矛盾关系。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及一种横向SOI功率LDMOS。
背景技术
SOI是指绝缘衬底上的半导体，与体硅技术相比，SOI技术具有高速、低功耗、高集成度、寄生效应小、泄漏电流小以及便于隔离等优点，并具备很强的抗辐照能力以及无可控硅自锁效应。同时其相对低的导通电阻以及便于集成等特点使得SOILDMOS在功率集成电路、尤其在低功耗集成电路中应用十分广泛。
对于常规LDMOS器件而言，漂移区长度随器件击穿电压的升高而单调增加，从而增大器件所占的芯片面积和成本。更重要的是，器件的导通电阻随漂移区长度(或器件耐压)的增加而增大，其中击穿电压(BV,BreakdownVoltage)与比导通电阻(Ron,sp，Specificon-Resistance)之间关系可表示为，而导通电阻的增加导致器件功耗急剧增加。
为了缓解比导通电阻和击穿电压的矛盾关系，业内研究者进行了大量研究。RESURF(ReducedSurfaceField，降低表面电场)技术是其中的一种常用技术，该技术通过二维耗尽，降低器件表面电场峰值而避免提前击穿，同时能提高漂移区浓度而降低导通电阻。但RESURF技术需要占用部分电流流经面积而不利于导通电阻的进一步降低。
超结(Superjunction)器件的提出极大的降低了漂移区电阻，通过N柱区与P柱区的相互耗尽使得器件漂移区的掺杂浓度提高，从而使得器件导通电阻减小。但超结有以下两点不足之处：1超结器件的击穿电压对电荷非平衡敏感，在实际工艺中出现的浓度的偏差会导致器件的击穿电压急剧下降；2对于横向超结器件存在衬底辅助耗尽作用。由于衬底对N柱区的耗尽，导致N柱区和P柱区不能完全耗尽，电荷平衡性被打破，击穿电压降低。
为了减小器件沟道电阻，业内研究者进行了大量研究。为了减小沟道电阻，有研究者提出了多栅结构(TobiasErlbacher,AntonJ.Bauer,andLotharFrey【ReducedOnResistanceinLDMOSDevicesbyIntegratingTrenchGatesIntoPlanarTechnology】，IEEEELECTRONDEVICELETTERS,VOL.31,NO.5,MAY2010)。此结构通过将槽栅结构引入至平面栅技术，增加了导电面积从而使得沟道电阻减小。
场板技术作为一种广泛运用的结终端技术有效的提高了器件的击穿电压。常规的场板技术可有效降低器件主结处的电场峰值、改善器件的表面电场分布，从而提高器件击穿电压。场板技术多用于解决器件的耐压问题，本结构采用场板技术来降低器件导通电阻。
以上提及的RESURF、超结和场板技术均通过提高漂移区掺杂浓度来降低导通电阻，因此比导通电阻强烈依赖于漂移区掺杂浓度，但器件获得高耐压需较低的漂移区浓度，导致击穿电压与比导通电阻的矛盾关系。
发明内容
本发明目的是针对上述击穿电压与比导通电阻的矛盾关系，提出一种具有低开关损耗、低导通损耗的横向SOI功率LDMOS。
本发明的技术方案是：一种横向SOI功率LDMOS，包括衬底层1和位于衬底层1上表面的介质埋层2；所述介质埋层2上表面的一端具有P型半导体体区3，介质埋层2上表面的另一端具有N型半导体漏区11；在P型半导体体区3与N型半导体漏区11之间的介质埋层2上表面具有漂移区10；所述P型半导体体区3上表面远离漂移区10的一侧具有P型半导体重掺杂接触区4和N型半导体重掺杂源区5，P型半导体重掺杂接触区4和N型半导体重掺杂源区5相互独立且N型半导体重掺杂源区5位于靠近漂移区10的一侧；所述P型半导体体区3上表面具有栅介质层6，在横向，栅介质层6的一端与重掺杂源区5接触，另一端与有漂移区11表面接触，沿器件纵向方向，所述栅介质层6位于P型半导体体区3中部；所述栅介质层6上表面具有栅导电材料7，栅导电材料7上表面接栅极金属，P型半导体重掺杂体接触区4和N型半导体重掺杂源区5上表面接源极金属，N型半导体漏区12上表面接漏极金属；其特征在于，沿器件纵向方向，LDMOS器件的上层嵌入设置有隔离介质层9；所述隔离介质层9位于栅介质层6正下方的P型半导体体区3的两侧，且两侧的隔离介质层9沿栅介质层9的横向中线呈对称设置；沿器件横向方向，隔离介质层9一侧的侧面同时与N型半导体重掺杂源区5和P型半导体体区3接触，隔离介质层9另一侧的侧面与N型半导体漏区12接触；沿器件纵向方向，隔离介质层9与位于栅介质层6下方的P型半导体体区3及漂移区11接触；在隔离介质层9中具有凹槽；所述凹槽中填充有导电材料8；所述导电材料8的侧面通过隔离介质层9与P型半导体体区3、N型半导体重掺杂源区5、漂移区10和N型半导体漏区11隔离，导电材料8的下表面与介质埋层2接触；所述导电材料8与栅极金属电气连接。
本发明总的技术方案，相比于传统的结构，本发明的功率LDMOS的漂移区中具有填充有导电材料的凹槽，正向导通状态下，本发明的结构，能在位于体区形成侧面沟道，显著降低器件沟道电阻，在位于漂移区部分形成电荷积累层，构成电流低阻通道，显著降低器件漂移区电阻；两方面都降低器件的比导通电阻。正向阻断状态，延伸至漂移区的槽栅场板部分，对漂移区有耗尽作用。有利于提高漂移区浓度，这使得器件的漂移区电阻降低。由于开态电流大部分流经电荷积累层，而电荷积累层主要由外加栅压和槽型辅助积累结构的隔离介质决定。因此本发明的比导通电阻几乎不受漂移区掺杂浓度影响，打破了常规功率器件比导通电阻依赖漂移区掺杂浓度的定律，有效缓解了器件的比导通电阻Ron,sp与耐压BV之间2.5次方的矛盾。
进一步的，沿器件横向方向，所述第二凹槽与漂移区11之间的隔离介质层9的宽度从靠近P型半导体体区3的一侧到靠近N型半导体漏区12的一侧逐渐增加。
进一步的，所述隔离介质9为二氧化硅。
进一步的，所述隔离介质9为高k介质材料，其相对介电系数大于二氧化硅的相对介质常数，且所述高k介质材料的临界击穿电场大于30V/μm。
进一步的，所述第二凹槽侧边与漂移区11之间的隔离介质层9呈阶梯形状。
进一步的，所述漂移区10的掺杂浓度从靠近P型半导体体区3的一侧到靠近N型半导体漏区11的一侧逐渐增加。
进一步的，所述漂移区10由N型掺杂条101和P型掺杂条102沿器件纵向方向交替排列构成。
进一步的，所述漂移区11由第一N型半导体掺杂条103和第二N型半导体轻掺杂条104构成，其中，第一N型半导体掺杂条103的侧边与隔离介质层9连接，第二N型半导体轻掺杂条104位于第一N型半导体掺杂条103之间，第一N型半导体掺杂条103的掺杂浓度大于第二N型半导体轻掺杂条104的掺杂浓度。
本发明能带的有益效果为，减小了沟道电阻和漂移区电阻，降低导通电阻；能够辅助耗尽漂移区导电材料，使得其掺杂浓度增加，从而导通电阻减小。
附图说明
图1是本发明实施例1的结构示意图；
图2是实施例1中沿AA’线的截面图；
图3是实施例1中沿BB’线的截面图；
图4是本发明实施例2的结构示意图；
图5是本发明实施例3的结构示意图；
图6是本发明实施例4的结构示意图；
图7是本发明实施例5的结构示意图；
图8是本发明实施例6的结构示意图。
具体实施方式
下面结合附图和实施例对本发明进行详细的描述
如图中所示的三维坐标系，与本发明中的描述相对应的关系是：本发明中所述的横向方向对应x轴方向，垂直方向对应y轴方向，纵向方向对应z轴方向。
实施例1
如图1所示，本例的结构包括衬底层1和位于衬底层1上表面的介质埋层2；所述介质埋层2上表面的一端具有P型半导体体区3，介质埋层2上表面的另一端具有N型半导体漏区11；在P型半导体体区3与N型半导体漏区11之间的介质埋层2上表面具有漂移区10；所述P型半导体体区3上表面远离漂移区10的一侧具有P型半导体重掺杂接触区4和N型半导体重掺杂源区5，P型半导体重掺杂接触区4和N型半导体重掺杂源区5相互独立且N型半导体重掺杂源区5位于靠近漂移区10的一侧；所述P型半导体体区3上表面具有栅介质层6，在横向，栅介质层6的一端与重掺杂源区5接触，另一端与有漂移区11表面接触，沿器件纵向方向，所述栅介质层6位于P型半导体体区3中部；所述栅介质层6上表面具有栅导电材料7，栅导电材料7上表面接栅极金属，P型半导体重掺杂体接触区4和N型半导体重掺杂源区5上表面接源极金属，N型半导体漏区12上表面接漏极金属；其特征在于，沿器件纵向方向，LDMOS器件的上层嵌入设置有隔离介质层9；所述隔离介质层9位于栅介质层6正下方的P型半导体体区3的两侧，且两侧的隔离介质层9沿栅介质层9的横向中线呈对称设置；沿器件横向方向，隔离介质层9一侧的侧面同时与N型半导体重掺杂源区5和P型半导体体区3接触，隔离介质层9另一侧的侧面与N型半导体漏区12接触；沿器件纵向方向，隔离介质层9与位于栅介质层6下方的P型半导体体区3及漂移区11接触；在隔离介质层9中具有凹槽；所述凹槽中填充有导电材料8；所述导电材料8的侧面通过隔离介质层9与P型半导体体区3、N型半导体重掺杂源区5、漂移区10和N型半导体漏区11隔离，导电材料8的下表面与介质埋层2接触；所述导电材料8与栅极金属电气连接。
本例的工作原理是：本发明在器件开态时，在体区，沟道形成于平面栅下和槽栅两侧。相比于常规平面栅结构，增加了沟道面积，有利于降低沟道电阻。在漂移区部分，槽栅延伸部分，在漂移区形成积累层，提供低阻通道，有利于降低漂移区电阻。开态电流大部分流经多子积累层，使得比导通电阻几乎与漂移区掺杂浓度无关，降低漂移区掺杂浓度对器件性能的敏感度。有效地缓解击穿电压与比导通电阻的矛盾关系。
正向阻断状态，延伸至漂移区的槽栅场板部分，对漂移区有耗尽作用。有利于提高漂移区浓度。这使得器件的漂移区电阻降低。
实施例2
如图4所示，与实施例1相比，本例的复合型栅结构延伸至漂移区部分呈阶梯状。有利于降低复合型槽结构的工艺难度。
实施例3
如图5所示，与实施案例1相比，本例的漂移区10不是均匀掺杂，其掺杂浓度从源到漏逐渐增加。漂移区变掺杂的结构有利于提高器件耐压。
实施例4
如图6所示，与实施案例1相比，本例中的隔离介质9不与N型半导体漏区11直接接触，而是间隔一定长度的漂移区10。该实施案例有利于器件在更高耐压范围的使用。
实施例5
如图7所示，与实施例1相比，本例的飘移区10由靠型掺杂条101和位于N型掺杂条102中的P型掺杂条104组成。P型导电区的引入，增强对N型区的辅助耗尽，有利于提高N型区的浓度，降低器件的导通电阻。
实施例6
如图7所示，与实施例1相比，本例的飘移区10由第一N型掺杂条101和位于第一N型掺杂条103中的第二N型掺杂条104组成。本例的优点是一方面由于绝大多数电流流经凹槽的两侧，靠近凹槽的较高浓度的第一N型掺杂条103有利于降低器件的导通电阻。另一方面，漂移区中间采用较低浓度的第二N型掺杂条104，有利于漂移区耗尽，获得更高耐压。从而获得更好的器件性能。
Claims (8)
1.一种横向SOI功率LDMOS，包括衬底层(1)和位于衬底层(1)上表面的介质埋层(2)；所述介质埋层(2)上表面的一端具有P型半导体体区(3)，介质埋层(2)上表面的另一端具有N型半导体漏区(11)；在P型半导体体区(3)与N型半导体漏区(11)之间的介质埋层(2)上表面具有漂移区(10)；所述P型半导体体区(3)上表面远离漂移区(10)的一侧具有P型半导体重掺杂接触区(4)和N型半导体重掺杂源区(5)，P型半导体重掺杂接触区(4)和N型半导体重掺杂源区(5)相互独立且N型半导体重掺杂源区(5)位于靠近漂移区(10)的一侧；所述P型半导体体区(3)上表面具有栅介质层(6)，在横向，栅介质层(6)的一端与重掺杂源区(5)接触，另一端与有漂移区(11)表面接触，沿器件纵向方向，所述栅介质层(6)位于P型半导体体区(3)中部；所述栅介质层(6)上表面具有栅导电材料(7)，栅导电材料(7)上表面接栅极金属，P型半导体重掺杂体接触区(4)和N型半导体重掺杂源区(5)上表面接源极金属，N型半导体漏区(12)上表面接漏极金属；其特征在于，沿器件纵向方向，LDMOS器件的上层嵌入设置有隔离介质层(9)；所述隔离介质层(9)位于栅介质层(6)正下方的P型半导体体区(3)的两侧，且两侧的隔离介质层(9)沿栅介质层(9)的横向中线呈对称设置；沿器件横向方向，隔离介质层(9)一侧的侧面同时与N型半导体重掺杂源区(5)和P型半导体体区(3)接触，隔离介质层(9)另一侧的侧面与N型半导体漏区(12)接触；沿器件纵向方向，隔离介质层(9)与位于栅介质层(6)下方的P型半导体体区(3)及漂移区(11)接触；在隔离介质层(9)中具有凹槽；所述凹槽中填充有导电材料(8)；所述导电材料(8)的侧面通过隔离介质层(9)与P型半导体体区(3)、N型半导体重掺杂源区(5)、漂移区(10)和N型半导体漏区(11)隔离，导电材料(8)的下表面与介质埋层(2)接触；所述导电材料(8)与栅极金属电气连接。
2.根据权利要求1所述的一种横向SOI功率LDMOS，其特征在于，沿器件横向方向，所述第二凹槽与漂移区(11)之间的隔离介质层(9)的宽度从靠近P型半导体体区(3)的一侧到靠近N型半导体漏区(12)的一侧逐渐增加。
3.根据权利要求2所述的一种横向SOI功率LDMOS，其特征在于，所述隔离介质(9)为二氧化硅。
4.根据权利要求2所述的一种横向SOI功率LDMOS，其特征在于，所述隔离介质(9)为高k介质材料，其相对介电系数大于二氧化硅的相对介质常数，且所述高k介质材料的临界击穿电场大于30V/μm。
5.根据权利要求2所述的一种横向SOI功率LDMOS，其特征在于，所述第二凹槽侧边与漂移区(11)之间的隔离介质层(9)呈阶梯形状。
6.根据权利要求2所述的一种横向SOI功率LDMOS，其特征在于，所述漂移区(10)的掺杂浓度从靠近P型半导体体区(3)的一侧到靠近N型半导体漏区(11)的一侧逐渐增加。
7.据权利要求2所述的一种横向SOI功率LDMOS，其特征在于，所述漂移区(10)由N型掺杂条(101)和P型掺杂条(102)沿器件纵向方向交替排列构成。
8.根据权利要求2所述的一种横向SOI功率LDMOS，其特征在于，所述漂移区(11)由第一N型半导体掺杂条(103)和第二N型半导体轻掺杂条(104)构成，其中，第一N型半导体掺杂条(103)的侧边与隔离介质层(9)连接，第二N型半导体轻掺杂条(104)位于第一N型半导体掺杂条(103)之间，第一N型半导体掺杂条(103)的掺杂浓度大于第二N型半导体轻掺杂条(104)的掺杂浓度。
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| WD01 | Invention patent application deemed withdrawn after publication |