CN111477681A - 双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管及制作方法 - Google Patents
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Abstract
本申请提出了一种双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管及制作方法。该器件的主要特征是基于三倍(Triple)表面电场降低(RESURF)的LDMOS器件在器件基区处通过平面栅工艺和沟槽栅工艺形成双栅结构，以达到双导电通道的效果，从而有效降低器件的比导通电阻Specific On Resistance(RON,sp)；并且通过采用低压化学气相淀积(LPCVD)工艺在器件漂移区上方形成半绝缘多晶硅层(SIPOS)结构，能够有效提升器件击穿电压并降低器件的导通电阻。
Description
技术领域
本申请涉及功率半导体器件领域，特别是涉及一种横向双扩散金属氧化物半导体场效应管。
背景技术
横向双扩散MOS(Lateral Double-diffused MOS，简称LDMOS)具有高耐压、低导通电阻的横向功率器件具有易集成，热稳定性好，较好的频率稳定性，低功耗，多子导电，功率驱动小，开关速度高等优点被广泛应用于功率集成电路PIC(Power Integrated Circuit)中。采用三倍表面电场降低(Triple RESURF)技术的LDMOS器件虽然能够有效降低LDMOS器件的导通电阻，然而由于Triple RESURF LDMOS器件极易受到P型埋层和N型漂移区电荷平衡的影响从而影响器件性能，并且Triple RESURF LDMOS器件P型埋层下方的N型缓存层不能完全发挥电流导通优势使得器件的导通电阻受到限制。为了进一步提升Triple RESURFLDMOS器件性能，优化器件击穿电压和导通电阻之间的矛盾关系，一方面需要改善器件对P型埋层与N型漂移区之间掺杂浓度误差导致电荷非平衡的敏感度并且优化漂移区电场分布提升器件的击穿电压；另一方面需要进一步降低器件的比导通电阻。
发明内容
在传统Triple RESURF LDMOS器件的基础上，本申请提出了一种双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，旨在进一步优化LDMOS器件击穿电压与比导通电阻的矛盾关系。
本申请的技术方案如下：
一种双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管(LDMOS)，包括：
衬底；
在所述衬底表面形成的衬底外延层；
在所述衬底外延层上部形成的缓冲层；
在所述缓冲层上部左、右两个区域分别形成的基区和漂移区；
在基区的上部临近漂移区的左端形成的第一源区以及相应的第一沟道；
器件表面对应于所述第一沟道的区域形成的平面栅绝缘层以及平面栅电极；
漂移区的右端形成的漏区以及在漏区表面形成的漏电极；
其特殊之处在于：
所述衬底的材料为元素半导体材料；
在所述第一源区的左侧依次形成沟道衬底接触、第二源区以及沟槽；其中沟槽贯穿基区并延伸到下方的缓冲层，所述沟槽的底面和侧面形成沟槽栅绝缘层，并基于沟槽栅绝缘层内表面填平设置沟槽栅电极；第二源区下方相应形成纵向的第二沟道；
在所述第一源区、沟道衬底接触和第二源区表面短接形成源电极；
在所述缓冲层中部设置有埋层与漂移区下方及漏区左端相接，所述埋层的掺杂类型与漂移区的掺杂类型相反；
所述漂移区表面依次覆盖有薄氧化层以及半绝缘多晶硅薄膜，所述薄氧化层的左端靠近所述平面栅绝缘层的右端或与其相接，右端延伸至部分漏区的表面；所述半绝缘多晶硅薄膜的左端与平面栅电极右端相接，右端形成漏电极欧姆接触。
进一步地，所述沟槽深度为2～10μm，沟槽贯穿基区并延伸至缓冲层与衬底外延层的交界处。
进一步地，所述沟槽栅的宽度根据刻蚀工艺的最小尺寸决定。
进一步地，所述沟槽栅绝缘层厚度与平面栅绝缘层以及薄氧化层的厚度相同。
进一步地，所述沟槽栅绝缘层、平面栅绝缘层以及薄氧化层的厚度分别为0.04～0.10μm。
进一步地，所述半绝缘多晶硅薄膜的厚度为0.2～1.0μm，电阻率为10^10□Ω。
进一步地，所述漂移区和埋层与基区之间由缓冲层材料间隔，间隔距离为0.5～3.0μm。
进一步地，所述缓冲层的总体厚度为3.0～6.0μm，漂移区和埋层的厚度分别为1.0～3.0μm，三者掺杂浓度满足电荷平衡。
进一步地，元素半导体材料衬底的掺杂浓度为1×1013cm-3～1×1015cm-3，衬底外延层的掺杂浓度为5×1015cm-3～5×1014cm-3。
一种制作上述双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管的方法，包括以下步骤：
1)选取元素半导体材料作为衬底；
2)在衬底上生长外延层；
3)在外延层上通过掺杂和外延工艺形成N型缓冲层；
4)在N型缓冲层中通过高能离子注入形成P型埋层；
5)通过离子注入在P型埋层上形成N型漂移区；
6)通过离子注入或热扩散工艺形成基区；
7)在器件表面形成薄热氧化层，厚度为0.04～0.06μm；
8)器件表面淀积半绝缘多晶硅薄膜，厚度为0.2～1.0μm；
9)对半绝缘多晶硅薄膜进行重掺杂分别形成栅电极和漏电极欧姆接触，并对半绝缘多晶硅薄膜和薄氧化层进行刻蚀；
10)通过多次高能N型离子注入形成N型深漏区，再分别通过N型、P型离子注入形成两处N型源区和P型沟道衬底接触；
11)淀积钝化层；
12)通过等离子刻蚀工艺形成沟槽，深度为2～10μm；
13)通过热氧化在沟槽中形成薄氧化层，厚度为0.04～0.06μm；
14)在沟槽中淀积多晶硅；
15)在器件表面淀积钝化层，然后刻蚀接触孔；
16)在器件上表面淀积金属；
17)刻蚀金属形成源、栅、漏电极。
本申请技术方案的有益效果如下：
在器件基区处通过平面栅工艺和沟槽栅工艺形成双栅结构，以达到双导电通道的效果，从而有效降低器件的比导通电阻Specific On Resistance(RON,sp)；并且通过采用低压化学气相淀积(LPCVD)工艺在器件漂移区上方形成半绝缘多晶硅层(SIPOS)结构，以达到均匀电场调制进而提升器件击穿电压Breakdown Voltage(BV)的目的，同时利用SIPOS阻型场板电场调制作用可以有效解决顶层N漂移区掺杂浓度受到N型漂移区与P型埋层之间的高峰电场限制的问题，从而提升N型漂移区的掺杂浓度，有效降低器件的导通电阻。在器件导通时SIPOS覆盖层又可以在器件的漂移区表面形成多数载流子的积累层，进一步降低器件的导通电阻。
结合双栅结构和SIPOS阻型场板结构使得Triple RESURF LDMOS器件的整体性能大幅度提升，在器件漂移区相同的情况下，本申请提出的新结构比传统的Triple RESURFLDMOS器件，击穿电压提升32％，同时器件的比导通电阻降低25％，器件的优值提升了41％。
附图说明
图1为本申请实施例的结构示意图(正视图)。
图2基于图1示意了两个方向的沟道以及电子流通路径。
附图标号说明：
1-沟槽栅；2-源电极；3-栅电极；4-半绝缘多晶硅薄膜；5-薄氧化层；6-漏电极欧姆接触；7-漏电极；8-漏区；9-漂移区；10-埋层；11-缓冲层；12-衬底外延层；13-衬底；14-栅氧化层；15-基区；16-源区；17-沟道衬底接触。
具体实施方式
如图1所示，本申请的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，以N沟道LDMOS为例，包括：
元素半导体材料的衬底13(N型或P型均适用)；
在衬底表面形成的衬底外延层12(N型或P型均适用)；
在衬底外延层上部形成的缓冲层11(N型或P型均适用)；在缓冲层上部左、右两个区域分别形成的P型基区15和N型漂移区9；
基区外侧通过刻蚀形成的沟槽，在沟槽内形成的栅氧化层14以及沟槽栅1；沟槽深度为2～10μm，沟槽栅的深度大于基区的深度，如图1中所示沟槽贯穿基区并延伸至缓冲层与衬底外延层的交界处，沟槽栅的宽度根据刻蚀工艺的最小尺寸决定。
器件表面形成的平面栅绝缘层以及平面栅电极；
在基区的上部形成的两处P型源区16(其中右侧源区可记为第一源区，左侧源区可记为第二源区)以及相应的两处沟道和位于两处P型源区之间的N沟道衬底接触17；两处源区和沟道衬底接触表面短接形成源电极2；
位于漂移区右侧的P型漏区8，以及在P型漏区表面形成的漏电极7；
在缓冲层中部设置有P型埋层10与N型漂移区下方及P型漏区左端相接；
N型漂移区表面依次覆盖有薄氧化层5以及半绝缘多晶硅薄膜4，薄氧化层5与平面栅绝缘层为一体件，右端延伸至部分漏区的表面；半绝缘多晶硅薄膜的左端与平面栅电极右端相接，右端通过重掺杂形成与栅电极3相同材料的漏电极欧姆接触6。
本实施例中，沟槽栅与平面栅电极共接(加载相等的电压)。
沟槽栅绝缘层、平面栅绝缘层以及薄氧化层的厚度为0.04～0.10μm。
半绝缘多晶硅薄膜4的厚度为0.2～1.0μm，电阻率为10^10□Ω。
漂移区和埋层与基区之间可由缓冲层材料间隔，间隔距离为0.5～3.0μm。
缓冲层的总体厚度为3.0～6.0μm，漂移区和埋层的厚度分别为1.0～3.0μm，例如，缓冲层为5.0μm，漂移区为2.0μm，P型埋层为1.5μm；三者掺杂浓度满足电荷平衡。
硅或锗等元素半导体材料的掺杂浓度为1×1013cm-3～1×1015cm-3，衬底外延层的掺杂浓度为5×1015cm-3～5×1014cm-3。
以上结构作为最小器件单元。实际器件(流片)通常是分别以图1所示结构的左边线和右边线作镜像对称，并以此类推。
一种制作上述双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管的方法，包括以下步骤：
1)选取元素半导体材料作为衬底；
2)在衬底上生长外延层；
3)在外延层上通过掺杂和外延工艺形成N型缓冲层；
4)在N型缓冲层中通过高能离子注入形成P型埋层；
5)通过离子注入在P型埋层上形成N型漂移区；
6)通过离子注入或热扩散工艺形成基区；
7)在器件表面形成薄热氧化层(二氧化硅)，厚度为0.04～0.06μm；
8)器件表面淀积半绝缘多晶硅薄膜，厚度为0.2～1.0μm；
9)对半绝缘多晶硅薄膜进行重掺杂分别形成栅电极和漏电极欧姆接触，并对半绝缘多晶硅薄膜和薄氧化层进行刻蚀；
10)通过多次高能N型离子注入形成N型深漏区，再分别通过N型、P型离子注入形成两处N型源区和P型沟道衬底接触；
11)淀积钝化层；
12)通过等离子刻蚀工艺形成沟槽，深度为2～10μm；
13)通过热氧化在沟槽中形成薄氧化层，厚度为0.04～0.06μm；
14)在沟槽中淀积多晶硅；
15)在器件表面淀积钝化层，然后刻蚀接触孔；
16)在器件上表面淀积金属；
17)刻蚀金属形成源、栅、漏电极。
本实施例中，一方面器件形成基区后在基区外侧通过刻蚀形成沟槽，通过热氧化形成栅氧化层，然后再淀积多晶硅，同时形成沟槽栅和平面栅，形成双栅结构(双导电通道，如图2所示)；另一方面，在器件漂移区对应的薄氧化层表面淀积半绝缘多晶硅层形成阻型场板的结构。
经Sentaurus软件仿真，本实施例的新型器件的性能较之于传统的Triple RESURFLDMOS器件大幅度提升，在漂移区长度相同的条件下，新型器件的击穿电压提升32％，同时器件的比导通电阻降低25％，器件的优值提升了41％。
当然，该双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管也可以为P型沟道，其结构与本实施例的N沟道LDMOS等同。本实施例体现的双通道均匀电场调制技术也同样适应基于元素半导体材料的LIGBT，PiN二极管等功率半导体器件，这些均应视为属于本申请权利要求的保护范围，在此不再赘述。
以上实施例仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请技术原理的前提下，还可以做出若干改进和替换，这些改进和替换的方案也落入本申请的保护范围。
Claims (10)
1.双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，包括：
衬底；
在所述衬底表面形成的衬底外延层；
在所述衬底外延层上部形成的缓冲层；
在所述缓冲层上部左、右两个区域分别形成的基区和漂移区；
在基区的上部临近漂移区的左端形成的第一源区以及相应的第一沟道；
器件表面对应于所述第一沟道的区域形成的平面栅绝缘层以及平面栅电极；
漂移区的右端形成的漏区以及在漏区表面形成的漏电极；
其特征在于：
所述衬底的材料为元素半导体材料；
在所述第一源区的左侧依次形成沟道衬底接触、第二源区以及沟槽；其中沟槽贯穿基区并延伸到下方的缓冲层，所述沟槽的底面和侧面形成沟槽栅绝缘层，并基于沟槽栅绝缘层内表面填平设置沟槽栅电极；第二源区下方相应形成纵向的第二沟道；
在所述第一源区、沟道衬底接触和第二源区表面短接形成源电极；
在所述缓冲层中部设置有埋层与漂移区下方及漏区左端相接，所述埋层的掺杂类型与漂移区的掺杂类型相反；
所述漂移区表面依次覆盖有薄氧化层以及半绝缘多晶硅薄膜，所述薄氧化层的左端靠近所述平面栅绝缘层的右端或与其相接，右端延伸至部分漏区的表面；所述半绝缘多晶硅薄膜的左端与平面栅电极右端相接，右端形成漏电极欧姆接触。
2.根据权利要求1所述的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽深度为2～10μm，沟槽贯穿基区并延伸至缓冲层与衬底外延层的交界处。
3.根据权利要求1所述的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽栅的宽度根据刻蚀工艺的最小尺寸决定。
4.根据权利要求1所述的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽栅绝缘层厚度与平面栅绝缘层以及薄氧化层的厚度相同。
5.根据权利要求1所述的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，其特征在于：所述沟槽栅绝缘层、平面栅绝缘层以及薄氧化层的厚度分别为0.04～0.10μm。
6.根据权利要求5所述的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，其特征在于：所述半绝缘多晶硅薄膜的厚度为0.2～1.0μm，电阻率为10^10□Ω。
7.根据权利要求1所述的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，其特征在于：所述漂移区和埋层与基区之间由缓冲层材料间隔，间隔距离为0.5～3.0μm。
8.根据权利要求1所述的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，其特征在于：所述缓冲层的总体厚度为3.0～6.0μm，漂移区和埋层的厚度分别为1.0～3.0μm，三者掺杂浓度满足电荷平衡。
9.根据权利要求1所述的双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管，其特征在于：元素半导体材料衬底的掺杂浓度为1×1013cm-3～1×1015cm-3，衬底外延层的掺杂浓度为5×1015cm-3～5×1014cm-3。
10.一种制作权利要求1所述双通道均匀电场调制横向双扩散金属氧化物元素半导体场效应管的方法，包括以下步骤：
1)选取元素半导体材料作为衬底；
2)在衬底上生长外延层；
3)在外延层上通过掺杂和外延工艺形成N型缓冲层；
4)在N型缓冲层中通过高能离子注入形成P型埋层；
5)通过离子注入在P型埋层上形成N型漂移区；
6)通过离子注入或热扩散工艺形成基区；
7)在器件表面形成薄热氧化层，厚度为0.04～0.06μm；
8)器件表面淀积半绝缘多晶硅薄膜，厚度为0.2～1.0μm；
9)对半绝缘多晶硅薄膜进行重掺杂分别形成栅电极和漏电极欧姆接触，并对半绝缘多晶硅薄膜和薄氧化层进行刻蚀；
10)通过多次高能N型离子注入形成N型深漏区，再分别通过N型、P型离子注入形成两处N型源区和P型沟道衬底接触；
11)淀积钝化层；
12)通过等离子刻蚀工艺形成沟槽，深度为2～10μm；
13)通过热氧化在沟槽中形成薄氧化层，厚度为0.04～0.06μm；
14)在沟槽中淀积多晶硅；
15)在器件表面淀积钝化层，然后刻蚀接触孔；
16)在器件上表面淀积金属；
17)刻蚀金属形成源、栅、漏电极。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113270477A (zh) * | 2021-04-08 | 2021-08-17 | 西安电子科技大学 | 一种降低主结体电场的积累场效应晶体管及其制作方法 |
| CN118136678A (zh) * | 2024-05-07 | 2024-06-04 | 北京智芯微电子科技有限公司 | 双栅双沟道ldmos器件及制造方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1815757A (zh) * | 2005-01-18 | 2006-08-09 | 夏普株式会社 | 横向双扩散的mos晶体管及其制造方法 |
| US20100078715A1 (en) * | 2008-10-01 | 2010-04-01 | Sang-Yong Lee | Lateral dmos transistor and method for fabricating the same |
| CN102097327A (zh) * | 2009-12-02 | 2011-06-15 | 万国半导体股份有限公司 | 双通道沟槽ldmos晶体管和bcd工艺 |
| CN102148251A (zh) * | 2011-01-10 | 2011-08-10 | 电子科技大学 | Soi横向mosfet器件和集成电路 |
| CN104733532A (zh) * | 2015-03-13 | 2015-06-24 | 西安电子科技大学 | 横向双扩散金属氧化物半导体场效应管 |
| CN105789314A (zh) * | 2016-03-18 | 2016-07-20 | 电子科技大学 | 一种横向soi功率ldmos |
| CN106887466A (zh) * | 2017-01-11 | 2017-06-23 | 南京邮电大学 | 一种二维类超结ldmos器件及其制备方法 |
| CN108511528A (zh) * | 2018-04-11 | 2018-09-07 | 西安电子科技大学 | 具有深漏区的横向双扩散金属氧化物复合半导体场效应管及其制作方法 |
| CN110993691A (zh) * | 2019-11-25 | 2020-04-10 | 西安电子科技大学 | 双沟道横向超结双扩散金属氧化物宽带隙半导体场效应管及其制作方法 |
-
2020
- 2020-04-23 CN CN202010328153.4A patent/CN111477681A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1815757A (zh) * | 2005-01-18 | 2006-08-09 | 夏普株式会社 | 横向双扩散的mos晶体管及其制造方法 |
| US20100078715A1 (en) * | 2008-10-01 | 2010-04-01 | Sang-Yong Lee | Lateral dmos transistor and method for fabricating the same |
| CN102097327A (zh) * | 2009-12-02 | 2011-06-15 | 万国半导体股份有限公司 | 双通道沟槽ldmos晶体管和bcd工艺 |
| CN102148251A (zh) * | 2011-01-10 | 2011-08-10 | 电子科技大学 | Soi横向mosfet器件和集成电路 |
| CN104733532A (zh) * | 2015-03-13 | 2015-06-24 | 西安电子科技大学 | 横向双扩散金属氧化物半导体场效应管 |
| CN105789314A (zh) * | 2016-03-18 | 2016-07-20 | 电子科技大学 | 一种横向soi功率ldmos |
| CN106887466A (zh) * | 2017-01-11 | 2017-06-23 | 南京邮电大学 | 一种二维类超结ldmos器件及其制备方法 |
| CN108511528A (zh) * | 2018-04-11 | 2018-09-07 | 西安电子科技大学 | 具有深漏区的横向双扩散金属氧化物复合半导体场效应管及其制作方法 |
| CN110993691A (zh) * | 2019-11-25 | 2020-04-10 | 西安电子科技大学 | 双沟道横向超结双扩散金属氧化物宽带隙半导体场效应管及其制作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113270477A (zh) * | 2021-04-08 | 2021-08-17 | 西安电子科技大学 | 一种降低主结体电场的积累场效应晶体管及其制作方法 |
| CN118136678A (zh) * | 2024-05-07 | 2024-06-04 | 北京智芯微电子科技有限公司 | 双栅双沟道ldmos器件及制造方法 |
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