CN109103257A - 高可靠性深沟槽功率mos器件 - Google Patents

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Abstract

本发明涉及一种低栅极电荷深沟槽功率MOS器件，所述MOS器件为垂直MOS器件，包括：位于硅片背面的重掺杂N类型掺杂漏极区，位于所述漏极区上方的轻掺杂N类型掺杂杂质的外延层；栅极导电多晶硅与所述屏蔽栅导电多晶硅由导电多晶硅间绝缘介质层隔开；沟槽的底部包覆有位于所述外延层内的第一P型重掺杂区，所述沟槽的侧壁具有一P型中掺杂区；所述外延层上表面设有绝缘介质层，一接触孔穿透所述绝缘介质层并延伸至阱层内，所述接触孔内填充有金属层，位于阱层内且在所述接触孔底部具有一第二P型重掺杂区。本发明当器件处于反向偏压时,使漏电流途径集中于此区域,使漏电流不会四散而导致器件损毁，且可增加反向电压阻断能力。

Description

高可靠性深沟槽功率MOS器件
技术领域
本发明涉及功率MOS器件技术领域，具体涉及一种高可靠性深沟槽功率MOS器件。
背景技术
沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，已经在低压和中高压应用领域全面替代平面式功率MOS器件，成为功率MOS器件的主流。随着产品应用的发展，对功率MOS器件的开关速度和开关损耗的要求越来越高，其中开关损耗占据总损耗70％左右，普通的沟槽式MOS器件在开关特性上显得越来越不足，如何提高开关速度并降低开关损耗对于节能及高频应用具有十分重要的意义。如何设计一种器件使得电流不会四散而导致器件损毁，成为本技术领域技术人员的努力方向。
发明内容
本发明目的是提供一种高可靠性深沟槽功率MOS器件，此深沟槽功率MOS器件当器件处于反向偏压时, 使漏电流途径集中于此区域, 使漏电流不会四散而导致器件损毁，且可增加反向电压阻断能力。
为达到上述目的，本发明采用的技术方案是：一种低栅极电荷深沟槽功率MOS器件，所述MOS器件为垂直MOS器件，包括：位于硅片背面的重掺杂N类型掺杂漏极区，位于所述漏极区上方的轻掺杂N类型掺杂杂质的外延层；位于所述外延层上方的P类型掺杂的阱层；位于所述阱层并伸入所述外延层的沟槽；在所述P类型掺杂的阱层上部且在所述沟槽四周形成具有N类型掺杂的源极区，所述沟槽内设有一个栅极导电多晶硅和一个屏蔽栅导电多晶硅，屏蔽栅导电多晶硅位于栅极导电多晶硅下方；所述栅极导电多晶硅两侧与沟槽内壁之间设有绝缘栅氧化层，所述屏蔽栅导电多晶硅两侧及底部均由屏蔽栅氧化层包围，所述栅极导电多晶硅与所述屏蔽栅导电多晶硅由导电多晶硅间绝缘介质层隔开；
所述沟槽的底部包覆有位于所述外延层内的第一P型重掺杂区，所述沟槽的侧壁具有一P型中掺杂区；
所述外延层上表面设有绝缘介质层，一接触孔穿透所述绝缘介质层并延伸至阱层内，所述接触孔内填充有金属层，位于阱层内且在所述接触孔底部具有一第二P型重掺杂区。
上述技术方案中的有关内容解释如下：
1、上述方案中，所述该绝缘栅氧化层的厚度从所述阱层中部位置开始往下逐渐变厚。
2、上述方案中，所述栅极导电多晶硅的宽度从所述阱层中部位置开始往下也逐渐变窄。
3、上述方案中，所述屏蔽栅氧化层的厚度大于所述绝缘栅氧化层的最小厚度。
由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果：
1、本发明高可靠性深沟槽功率MOS器件，其外延层上表面设有绝缘介质层，一接触孔穿透所述绝缘介质层并延伸至阱层内，所述接触孔内填充有金属层，位于阱层内且在所述接触孔底部具有一第二P型重掺杂区，当器件处于反向偏压时，使漏电流途径集中于此区域，使漏电流不会四散而导致器件损毁；其次，其沟槽的侧壁具有一P型中掺杂区，可增加反向电压阻断能力。
2、本发明采用下部宽度渐窄的导电多晶硅，其沟槽的底部包覆有位于所述外延层内的第一P型重掺杂区，有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性，此是由于P型重掺杂强化区在器件处于反向偏压之时，有助于集中漏电流的传输途径，使之不会四散导致器件损毁，提升器件的可靠性；再者，在器件处于顺向导通时，P型重掺杂强化区周围会产生额外的电子信道, 使器件导通电阻值减小，提升器件的性能。
附图说明
附图1为本发明沟槽式功率MOS器件的结构示意图。
以上附图中：1、漏极区；2、外延层；3、阱层；4、沟槽；5、绝缘栅氧化层；6、源极区；7、栅极导电多晶硅；8、屏蔽栅导电多晶硅；9、屏蔽栅氧化层； 10、导电多晶硅间绝缘介质层；11、绝缘介质层；12、金属层；13、第一P型重掺杂区；14、P型中掺杂区；15、接触孔；16、第二P型重掺杂区。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例1：一种高可靠性深沟槽功率MOS器件，所述MOS器件为垂直MOS器件，包括：位于硅片背面的重掺杂N类型掺杂漏极区1，位于所述漏极区1上方的轻掺杂N类型掺杂杂质的外延层2；位于所述外延层2上方的P类型掺杂的阱层3；位于所述阱层3并伸入所述外延层2的沟槽4；在所述P类型掺杂的阱层3上部且在所述沟槽4四周形成具有N类型掺杂的源极区6，所述沟槽4内设有一个栅极导电多晶硅7和一个屏蔽栅导电多晶硅8，屏蔽栅导电多晶硅8位于栅极导电多晶硅7下方；所述栅极导电多晶硅7两侧与沟槽4内壁之间设有绝缘栅氧化层5，所述屏蔽栅导电多晶硅8两侧及底部均由屏蔽栅氧化层9包围，所述栅极导电多晶硅7与所述屏蔽栅导电多晶硅8由导电多晶硅间绝缘介质层10隔开；
所述沟槽4的底部包覆有位于所述外延层2内的第一P型重掺杂区13，所述沟槽4的侧壁具有一P型中掺杂区14；
所述外延层2上表面设有绝缘介质层11，一接触孔15穿透所述绝缘介质层11并延伸至阱层3内，所述接触孔15内填充有金属层12，位于阱层3内且在所述接触孔15底部具有一第二P型重掺杂区16。
上述该绝缘栅氧化层5的厚度从所述阱层3中部位置开始往下逐渐变厚。
上述栅极导电多晶硅7的宽度从所述阱层3中部位置开始往下也逐渐变窄。
实施例2：一种高可靠性深沟槽功率MOS器件，所述MOS器件为垂直MOS器件，包括：位于硅片背面的重掺杂N类型掺杂漏极区1，位于所述漏极区1上方的轻掺杂N类型掺杂杂质的外延层2；位于所述外延层2上方的P类型掺杂的阱层3；位于所述阱层3并伸入所述外延层2的沟槽4；在所述P类型掺杂的阱层3上部且在所述沟槽4四周形成具有N类型掺杂的源极区6，所述沟槽4内设有一个栅极导电多晶硅7和一个屏蔽栅导电多晶硅8，屏蔽栅导电多晶硅8位于栅极导电多晶硅7下方；所述栅极导电多晶硅7两侧与沟槽4内壁之间设有绝缘栅氧化层5，所述屏蔽栅导电多晶硅8两侧及底部均由屏蔽栅氧化层9包围，所述栅极导电多晶硅7与所述屏蔽栅导电多晶硅8由导电多晶硅间绝缘介质层10隔开；
所述沟槽4的底部包覆有位于所述外延层2内的第一P型重掺杂区13，所述沟槽4的侧壁具有一P型中掺杂区14；
所述外延层2上表面设有绝缘介质层11，一接触孔15穿透所述绝缘介质层11并延伸至阱层3内，所述接触孔15内填充有金属层12，位于阱层3内且在所述接触孔15底部具有一第二P型重掺杂区16。
上述栅极导电多晶硅7的宽度从所述阱层3中部位置开始往下也逐渐变窄。
上述屏蔽栅氧化层9的厚度大于所述绝缘栅氧化层5的最小厚度。
采用上述高可靠性深沟槽功率MOS器件时，其外延层上表面设有绝缘介质层，一接触孔穿透所述绝缘介质层并延伸至阱层内，所述接触孔内填充有金属层，位于阱层内且在所述接触孔底部具有一第二P型重掺杂区，当器件处于反向偏压时，使漏电流途径集中于此区域，使漏电流不会四散而导致器件损毁；其次，其沟槽的侧壁具有一P型中掺杂区，可增加反向电压阻断能力；再次，其有助于增强器件的强健度以及降低导通电阻值，提升器件性能和可靠性，此是由于P型重掺杂强化区在器件处于反向偏压之时, 有助于集中漏电流的传输途径，使之不会四散导致器件损毁, 提升器件的可靠性；再者, 在器件处于顺向导通时，P型重掺杂强化区周围会产生额外的电子信道，使器件导通电阻值减小，提升器件的性能。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (4)

1.一种高可靠性深沟槽功率MOS器件，所述MOS器件为垂直MOS器件，包括：位于硅片背面的重掺杂N类型掺杂漏极区（1），位于所述漏极区（1）上方的轻掺杂N类型掺杂杂质的外延层（2）；位于所述外延层（2）上方的P类型掺杂的阱层（3）；位于所述阱层（3）并伸入所述外延层（2）的沟槽（4）；在所述P类型掺杂的阱层（3）上部且在所述沟槽（4）四周形成具有N类型掺杂的源极区（6），所述沟槽（4）内设有一个栅极导电多晶硅（7）和一个屏蔽栅导电多晶硅（8），屏蔽栅导电多晶硅（8）位于栅极导电多晶硅（7）下方；所述栅极导电多晶硅（7）两侧与沟槽（4）内壁之间设有绝缘栅氧化层（5），所述屏蔽栅导电多晶硅（8）两侧及底部均由屏蔽栅氧化层（9）包围，所述栅极导电多晶硅（7）与所述屏蔽栅导电多晶硅（8）由导电多晶硅间绝缘介质层（10）隔开；
其特征在于：所述沟槽（4）的底部包覆有位于所述外延层（2）内的第一P型重掺杂区（13），所述沟槽（4）的侧壁具有一P型中掺杂区（14）；
所述外延层（2）上表面设有绝缘介质层（11），一接触孔（15）穿透所述绝缘介质层（11）并延伸至阱层（3）内，所述接触孔（15）内填充有金属层（12），位于阱层（3）内且在所述接触孔（15）底部具有一第二P型重掺杂区（16）。
2.根据权利要求1所述的高可靠性深沟槽功率MOS器件，其特征在于：所述该绝缘栅氧化层（5）的厚度从所述阱层（3）中部位置开始往下逐渐变厚。
3.根据权利要求1所述的高可靠性深沟槽功率MOS器件，其特征在于：所述栅极导电多晶硅（7）的宽度从所述阱层（3）中部位置开始往下也逐渐变窄。
4.根据权利要求1所述的高可靠性深沟槽功率MOS器件，其特征在于：所述屏蔽栅氧化层（9）的厚度大于所述绝缘栅氧化层（5）的最小厚度。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611747A (zh) * 2021-08-04 2021-11-05 济南市半导体元件实验所 集成势垒夹断二极管的sgt功率mos器件及加工工艺
CN113838913A (zh) * 2021-09-23 2021-12-24 电子科技大学 分段式注入的自钳位igbt器件及其制作方法
CN113838920A (zh) * 2021-09-23 2021-12-24 电子科技大学 一种具有自偏置pmos的分离栅cstbt及其制作方法
CN116705724A (zh) * 2023-06-27 2023-09-05 先之科半导体科技(东莞)有限公司 一种便于维护且使用寿命长的mos晶体管
CN117497568A (zh) * 2023-12-27 2024-02-02 天狼芯半导体(成都)有限公司 具有左右栅结构的sgtmos器件及其制备方法、芯片

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050151190A1 (en) * 2003-11-14 2005-07-14 Infineon Technologies Ag Power transistor arrangement and method for fabricating it
JP2006093457A (ja) * 2004-09-24 2006-04-06 Toyota Motor Corp 絶縁ゲート型半導体装置
CN101626033A (zh) * 2008-07-09 2010-01-13 飞兆半导体公司 屏蔽栅沟槽fet结构及其形成方法
CN101719516A (zh) * 2009-11-20 2010-06-02 苏州硅能半导体科技股份有限公司 一种低栅极电荷深沟槽功率mos器件及其制造方法
CN102956684A (zh) * 2011-08-25 2013-03-06 万国半导体股份有限公司 集成晶胞的掩埋场环场效应晶体管植入空穴供应通路
US20140103426A1 (en) * 2012-10-12 2014-04-17 Fu-Yuan Hsieh Trench metal oxide semiconductor field effect transistor with multiple trenched source-body contacts for reducing gate charge
CN103855018A (zh) * 2012-12-04 2014-06-11 上海华虹宏力半导体制造有限公司 沟槽底部进行离子注入调节bv和改善导通电阻的方法
US20170278837A1 (en) * 2016-03-25 2017-09-28 Force Mos Technology Co., Ltd Semiconductor power device having shielded gate structure and esd clamp diode manufactured with less mask process
CN107731908A (zh) * 2017-10-24 2018-02-23 贵州芯长征科技有限公司 提高耐压的屏蔽栅mosfet结构及其制备方法
US20180102361A1 (en) * 2016-10-06 2018-04-12 Toyota Jidosha Kabushiki Kaisha Switching device
CN208835068U (zh) * 2018-07-09 2019-05-07 苏州硅能半导体科技股份有限公司 高可靠性深沟槽功率mos器件

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050151190A1 (en) * 2003-11-14 2005-07-14 Infineon Technologies Ag Power transistor arrangement and method for fabricating it
JP2006093457A (ja) * 2004-09-24 2006-04-06 Toyota Motor Corp 絶縁ゲート型半導体装置
CN101626033A (zh) * 2008-07-09 2010-01-13 飞兆半导体公司 屏蔽栅沟槽fet结构及其形成方法
CN101719516A (zh) * 2009-11-20 2010-06-02 苏州硅能半导体科技股份有限公司 一种低栅极电荷深沟槽功率mos器件及其制造方法
CN102956684A (zh) * 2011-08-25 2013-03-06 万国半导体股份有限公司 集成晶胞的掩埋场环场效应晶体管植入空穴供应通路
US20140103426A1 (en) * 2012-10-12 2014-04-17 Fu-Yuan Hsieh Trench metal oxide semiconductor field effect transistor with multiple trenched source-body contacts for reducing gate charge
CN103855018A (zh) * 2012-12-04 2014-06-11 上海华虹宏力半导体制造有限公司 沟槽底部进行离子注入调节bv和改善导通电阻的方法
US20170278837A1 (en) * 2016-03-25 2017-09-28 Force Mos Technology Co., Ltd Semiconductor power device having shielded gate structure and esd clamp diode manufactured with less mask process
US20180102361A1 (en) * 2016-10-06 2018-04-12 Toyota Jidosha Kabushiki Kaisha Switching device
CN107731908A (zh) * 2017-10-24 2018-02-23 贵州芯长征科技有限公司 提高耐压的屏蔽栅mosfet结构及其制备方法
CN208835068U (zh) * 2018-07-09 2019-05-07 苏州硅能半导体科技股份有限公司 高可靠性深沟槽功率mos器件

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611747A (zh) * 2021-08-04 2021-11-05 济南市半导体元件实验所 集成势垒夹断二极管的sgt功率mos器件及加工工艺
CN113838913A (zh) * 2021-09-23 2021-12-24 电子科技大学 分段式注入的自钳位igbt器件及其制作方法
CN113838920A (zh) * 2021-09-23 2021-12-24 电子科技大学 一种具有自偏置pmos的分离栅cstbt及其制作方法
CN113838913B (zh) * 2021-09-23 2023-04-28 电子科技大学 分段式注入的自钳位igbt器件及其制作方法
CN113838920B (zh) * 2021-09-23 2023-04-28 电子科技大学 一种具有自偏置pmos的分离栅cstbt及其制作方法
CN116705724A (zh) * 2023-06-27 2023-09-05 先之科半导体科技(东莞)有限公司 一种便于维护且使用寿命长的mos晶体管
CN116705724B (zh) * 2023-06-27 2024-03-22 先之科半导体科技(东莞)有限公司 一种便于维护且使用寿命长的mos晶体管
CN117497568A (zh) * 2023-12-27 2024-02-02 天狼芯半导体(成都)有限公司 具有左右栅结构的sgtmos器件及其制备方法、芯片
CN117497568B (zh) * 2023-12-27 2024-04-19 天狼芯半导体(成都)有限公司 具有左右栅结构的sgtmos器件及其制备方法、芯片

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