CN113611747A - 集成势垒夹断二极管的sgt功率mos器件及加工工艺 - Google Patents
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Abstract
本发明公开了一种集成势垒夹断二极管的SGT功率MOS器件及加工工艺，SGT功率MOS器件包括第一导电类型的漏极区和外延层，在外延层上设置开口向上的沟槽，在沟槽内上设置填充有第一多晶硅的厚氧化层，在第一多晶硅上方沟槽内设置有填充有第二多晶硅的栅氧化层，在外延层上部且位于所述沟槽的四周设置有第二导电类型的阱区层；在阱区层上方设置有源极区层，在源极区层和沟槽上方设置有绝缘介质层，在绝缘介质层上开设若干接触孔，所述接触孔与外延层、阱区层和源极区层相连接；在绝缘介质层上方敷设金属区层；所述接触孔内设置有金属。本发明提高了SGT功率MOS器件反向恢复速度；降低了SGT功率MOS器件正向导通功耗。
Description
技术领域
本发明涉及一种集成势垒夹断二极管的SGT功率MOS器件及加工工艺，属于半导体功率器件技术领域。
背景技术
SGT功率MOS器件能够在提高器件耐压、节省器件面积的同时得到较低的导通电阻，具有较低的导通损耗；并且SGT功率MOS器件的源极多晶可有效降低栅-漏电容，提高器件的开关频率，降低器件开关损耗。从而使得SGT功率MOS结构器件已经在中低压领域具有替代沟槽栅功率MOS的趋势。但是，当SGT功率MOS器件用作直流电压调节模组的低边功率开关时，器件内部寄生体二极管的正向大注入效应延缓了器件的反向恢复时间，从而造成了整个模组工作频率的降低。同时，器件内部寄生体二极管的高正向压降导致了较高的功率损耗。如何提高SGT功率MOS器件的反向恢复速度，降低寄生体二极管正向导通损耗，以适应同步开关的高频应用的需求具有十分重要的意义。
造成器件反向恢复速度慢的主要原因是由于器件源极处于高电位时，寄生体二极管正向偏置，P体区向N漂移区注入大量空穴载流子堆积于N漂移区，形成大注入效应。当寄生体二极管由正向偏置转变为反向偏置时，N漂移区中的大量空穴载流子在反向电场的作用下抽取殆尽时，体二极管形成反向耐压。这个过程就是器件的反向恢复过程。反向恢复过程的快慢受体二极管正向注入N漂移区的空穴浓度决定，空穴浓度越高反向抽取越慢，空穴浓度越低反向抽取越快。而当体二极管正向偏置时存在正向压降，此正向压降一部分来源于体二极管的内建电势，另一部分来源于内部电阻。正向压降的存在导致了器件正向导通时的功率损耗。
因此，为了解决SGT功率MOS器件反向恢复慢、正向损耗大的问题，本发明提供了一种集成势垒夹断二极管的SGT功率MOS器件。
发明内容
为了解决上述问题，本发明提出了一种集成势垒夹断二极管的SGT功率MOS器件及加工工艺，能够大大降低器件反向恢复时间和正向压降。
本发明解决其技术问题采取的技术方案是：
第一方面，本发明实施例提供的一种集成势垒夹断二极管的SGT功率MOS器件，包括位于所述SGT功率MOS器件底部第一导电类型的漏极区以及从漏极区上表面向上延伸第一导电类型的外延层，在所述外延层上设置开口向上的沟槽，在所述沟槽的底部和下端内侧面上设置有厚氧化层，在厚氧化层内部填充有第一多晶硅，所述第一多晶硅的上表面与厚氧化层的上表面齐平；在所述第一多晶硅上方沟槽内设置有栅氧化层，所述栅氧化层的底部与第一多晶硅上表面和厚氧化层的上表面相连，栅氧化层的外侧面与沟槽的上端内侧面相连，在栅氧化层的内部填充有第二多晶硅，所述第二多晶硅的上表面与厚氧化层的上表面齐平；在外延层上部且位于所述沟槽的四周设置有第二导电类型的阱区层；在沟槽顶部四周的阱区层上方设置有源极区层，在源极区层和沟槽上方设置有绝缘介质层，在绝缘介质层上开设若干接触孔，所述接触孔与外延层、阱区层和源极区层相连接；在绝缘介质层上方敷设金属区层；所述接触孔内设置有金属。
作为本实施例一种可能的实现方式，所述第一多晶硅的水平横截面积不大于第二多晶硅的水平横截面积。
作为本实施例一种可能的实现方式，所述接触孔内的金属分别与第一导电类型外延层、第二导电类型阱区层和源极区层相接触。
作为本实施例一种可能的实现方式，所述接触孔内的金属与第一导电类型外延层形成欧姆接触。
作为本实施例一种可能的实现方式，所述沟槽的水平横截面为圆形、正方形、长方形或多边形。
作为本实施例一种可能的实现方式，所述第一多晶硅和第二多晶硅的水平横截面的形状与所述沟槽的水平横截面的形状相同但大小互不相同。
作为本实施例一种可能的实现方式，所述阱区层的下表面高于第二多晶硅的下表面，阱区层的上表面低于第二多晶硅的上表面。
作为本实施例一种可能的实现方式，所述第二多晶硅的上表面不低于源极区层的下表面。
第二方面，本发明实施例提供的一种集成势垒夹断二极管的SGT功率MOS器件的加工工艺，包括以下步骤：
在硅片上制作第一导电类型漏极区，并在漏极区上表面向上外延形成第一导电类型外延层；
在外延层上表面淀积氮化硅形成硬掩膜；
通过干法刻蚀氮化硅和干法刻蚀硅在外延层上刻蚀一个开口向上的沟槽；
干法刻蚀氮化硅至刻蚀干净即剥离硬掩膜；
采用湿氧氧化法在沟槽内的进行厚氧化层氧化；
在厚氧化层上方淀积多晶硅，并对淀积在厚氧化层上的多晶硅进行刻蚀，形成第一多晶硅；
在第一多晶硅上方沟槽内刻蚀厚氧化层；
采用干氧氧化法进行氧化形成栅氧化层；
在栅氧化层上方淀积多晶硅，并对淀积在栅氧化层上的多晶硅进行刻蚀，形成第二多晶硅；
在外延层上部且位于沟槽的四周注入第二导电类型杂质，形成第二导电类型阱区层，并进行第二导电类型阱区层推结；
在沟槽顶部四周的阱区层上方注入源极区杂质，形成源极区层；
在源极区层和沟槽上方淀积二氧化硅，形成绝缘介质层；
在绝缘介质层上进行干法刻蚀二氧化硅至刻蚀干净，并进行干法刻蚀硅，从而形成接触孔；
在绝缘介质层上方和接触孔中淀积金属，形成金属层。
作为本实施例一种可能的实现方式，在外延层上刻蚀沟槽的具体步骤包括：
①进行光刻胶沉积、前烘、曝光、显影、坚膜，以在硅片表面覆盖阻挡层；
②进行氮化硅各向同性刻蚀；
③进行各向同性沉积，以在硅刻蚀面、侧壁和光阻层表面覆盖阻挡层；
④进行各向异性刻蚀，去除刻蚀面上覆盖的阻挡层而使刻蚀面暴露；
⑤进行硅各向同性刻蚀；
⑥重复步骤③至步骤⑤直到预定刻蚀深度。
本发明实施例的技术方案可以具有的有益效果如下：
本发明是过集成势垒夹断二极管来实现提高SGT功率MOS器件的反向恢复速度和降低正向导通功耗的目的的。当器件漏极接高电位且栅源短路时，势垒夹断二极管承担反向耐压。当器件源极接高电位且栅源短路时，势垒夹断二极管正向导通，导通模式为单极导通，形成的电流为多子电流，器件反向恢复时少数载流子抽取的过程短，提高器件反向恢复特性。器件正向导通时，源极至漏极的电流通路为同一导电类型，无内建电势的存在，从而降低了正向导通压降，减小了器件的正向功率耗散。
本发明通过势垒夹断二极管的正向单极工作模式来降低空穴载流子的大注入效应，从而大大提高了SGT功率MOS器件反向恢复速度；通过势垒夹断二极管的正向导通特性来降低SGT功率MOS器件正向导通压降，从而大大降低了SGT功率MOS器件正向导通功耗。
本发明中集成的势垒夹断二极管还可集成于平面栅功率MOS器件、沟槽栅功率MOS器件、超结功率MOS器件等其他器件中。
本发明的加工工艺与传统SGT功率MOS器件工艺兼容，无需额外的工艺步骤与光刻版，只需要对原有个别光刻版与个别工艺条件进行调整即可实现。
附图说明：
图1是根据一示例性实施例示出的一种集成势垒夹断二极管的SGT功率MOS器件的剖面结构示意图；
图2是根据一示例性实施例示出的一种形成硬掩膜后示意图；
图3是根据一示例性实施例示出的一种在外延层上刻蚀一个开口向上的沟槽的示意图；
图4是根据一示例性实施例示出的一种剥离硬掩膜后的示意图；
图5是根据一示例性实施例示出的一种厚氧化层氧化的示意图；
图6是根据一示例性实施例示出的一种在厚氧化层上方淀积多晶硅的示意图；
图7是根据一示例性实施例示出的一种对淀积在厚氧化层上的多晶硅进行刻蚀形成第一多晶硅后的示意图；
图8是根据一示例性实施例示出的一种刻蚀厚氧化层的示意图；
图9是根据一示例性实施例示出的一种形成栅氧化层的示意图；
图10是根据一示例性实施例示出的一种在栅氧化层上方淀积多晶硅的示意图；
图11是根据一示例性实施例示出的一种对淀积在栅氧化层上的多晶硅进行刻蚀形成第二多晶硅的示意图；
图12是根据一示例性实施例示出的一种注入第二导电类型杂质的示意图；
图13是根据一示例性实施例示出的一种进行第二导电类型阱区层推结的示意图；
图14是根据一示例性实施例示出的一种形成源极区层的示意图；
图15是根据一示例性实施例示出的一种形成绝缘介质层的示意图；
图16是根据一示例性实施例示出的一种形成接触孔的示意图；
图17是根据一示例性实施例示出的一种形成金属层的示意图。
具体实施方式
下面结合附图与实施例对本发明做进一步说明：
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
图1是根据一示例性实施例示出的一种集成势垒夹断二极管的SGT功率MOS器件的剖面结构示意图。如图1所示，本发明实施例提供的一种集成势垒夹断二极管的SGT功率MOS器件，包括位于所述SGT功率MOS器件底部第一导电类型的漏极区以及从漏极区1上表面向上延伸第一导电类型的外延层2，在所述外延层2上设置开口向上的沟槽3，在所述沟槽3的底部和下端内侧面上设置有厚氧化层4，在厚氧化层4内部填充有第一多晶硅5，所述第一多晶硅5的上表面与厚氧化层4的上表面齐平；在所述第一多晶硅5上方沟槽3内设置有栅氧化层6，所述栅氧化层6的底部与第一多晶硅5上表面和厚氧化层4的上表面相连，栅氧化层6的外侧面与沟槽3的上端内侧面相连，在栅氧化层6的内部填充有第二多晶硅7，所述第二多晶硅7的上表面与厚氧化层4的上表面齐平；在外延层2上部且位于所述沟槽3的四周设置有第二导电类型的阱区层8；在沟槽顶部四周的阱区层8上方设置有源极区层9，在源极区层9和沟槽3上方设置有绝缘介质层10，在绝缘介质层10上开设若干接触孔11，所述接触孔11与外延层2、阱区层8和源极区层9相连接；在绝缘介质层10上方敷设金属区层12；所述接触孔11设置有金属。
在本实施例中，所述沟槽3从上向下穿过第二导电类型阱区层8，延伸至第一导电类型外延层2的内部。沟槽内厚氧化层4与所述沟槽3的内侧面下部和底端接触，形成沟槽内厚氧化层侧面端部14和沟槽内厚氧化层底端部13；所述沟槽3内部的厚氧化层4围成第一空间，第一多晶硅层5填充于第一空间内；而所述栅氧化层5则围成第二空间，第二多晶硅层7填充于第二空间内；栅氧化层6与所述沟槽3的内侧面上部和第一多晶硅层顶端接触，形成栅氧化层侧面端部16和栅氧化层底端部15，所述栅氧化层6与位于所述沟槽3内部的厚氧化层4的顶部连接。
作为本实施例一种可能的实现方式，所述第一多晶硅5的水平横截面积不大于第二多晶硅7的水平横截面积。
作为本实施例一种可能的实现方式，所述接触孔11内的金属分别与第一导电类型外延层2、第二导电类型阱区层8和源极区层9相接触。所述接触孔穿过所述绝缘介质层，与所述第一导电类型外延层和所述第二导电类型阱区层相连接。
作为本实施例一种可能的实现方式，所述接触孔11内的金属与第一导电类型外延层2形成欧姆接触。
作为本实施例一种可能的实现方式，所述沟槽3的水平横截面为条形、圆形、正方形、长方形或多边形。
作为本实施例一种可能的实现方式，所述第一多晶硅5和第二多晶硅7的水平横截面的形状与所述沟槽3的水平横截面的形状相同但大小互不相同。
作为本实施例一种可能的实现方式，所述阱区层8的下表面高于第二多晶硅7的下表面，阱区层8的上表面低于第二多晶硅7的上表面。
作为本实施例一种可能的实现方式，所述第二多晶硅7的上表面不低于源极区层9的下表面。
本实施例的集成势垒夹断二极管的SGT功率MOS器件在传统SGT功率MOS器件结构中集成了入势垒夹断二极管，提高了SGT功率MOS器件的反向恢复高频特性，降低了SGT功率MOS器件的正向导通功率损耗。
如图2至图17所示，本发明实施例提供的一种集成势垒夹断二极管的SGT功率MOS器件的加工工艺，包括以下步骤：
S1，在硅片上制作第一导电类型漏极区，并在漏极区上表面向上外延形成第一导电类型外延层。在形成第一导电类型外延层之前还可以在第一导电类型漏极区上表面先设置一层半导体衬底，然后在半导体衬底只是形成第一导电类型外延层。
S2，在外延层上表面淀积氮化硅形成硬掩膜。
所述形成硬掩膜的具体步骤包括：①将形成第一导电类型外延层后的硅片放置在反应腔内；②反应腔内抽真空后通入体积比为3.3:1的体氨气和硅烷；体氨气和硅烷的气体总量为2200sccm；最终反应腔体压力值控制为0.29mbar；③淀积镀膜，镀膜温度设置为370℃，射频功率设置为4500W。淀积氮化硅，形成厚度500nm的硬掩膜，如图2所示。
S3，通过干法刻蚀氮化硅和干法刻蚀硅在外延层上刻蚀一个开口向上的沟槽。
在外延层上刻蚀沟槽的具体步骤包括：①进行光刻胶沉积、前烘、曝光、显影、坚膜，以在硅片表面覆盖阻挡层；②进行氮化硅各向同性刻蚀；③进行各向同性沉积，以在硅刻蚀面、侧壁和光阻层表面覆盖阻挡层；④进行各向异性刻蚀，去除刻蚀面上覆盖的阻挡层而使刻蚀面暴露；⑤进行硅各向同性刻蚀；⑥重复步骤③至步骤⑤直到预定刻蚀深度。在外延层上刻蚀沟槽的深度为7.5μm，如图3所示。
S4，干法刻蚀氮化硅至刻蚀干净即剥离硬掩膜。
剥离硬掩膜的具体步骤包括：①刻蚀腔内的磁场控制在30高斯；②刻蚀腔压力为100毫乇；③通入刻蚀气体，CF4流量为50sccm，CHF3流量为50sccm，CH3F流量为50sccm，辅助气体Ar流量为100sccm，O2流量为100sccm；④刻蚀射频功率控制为300W。剥离硬掩膜后的硅片如图4所示。
S5，采用湿氧氧化法在沟槽内的进行厚氧化层氧化。
厚氧化层氧化的具体步骤包括：①将氧化炉升温至600℃；②把硅片放入氧化炉中；③氧化炉升温至1100℃；④氧化炉保持恒温1100℃，通入O2流量为3000sccm，时间为5min；⑤氧化炉继续恒温1100℃，通入O2流量为3000sccm，H2流量为4000sccm，进行点火，时间为10min；⑥氧化炉保持恒温1100℃，通入O2流量3000sccm，时间为5min。沟槽内厚氧化层的厚度为300nm，如图5所示。
S6，在厚氧化层上方淀积多晶硅。
淀积多晶硅的具体步骤包括：①通入硅烷，硅烷流量为180sccm；②进行沉积，温度为650℃，气压为0.2乇，沉积时间为2小时。在厚氧化层上方淀积多晶硅的上表面高于厚氧化层上表面2μm，如图6所示。
S7，对淀积在厚氧化层上的多晶硅进行刻蚀，形成第一多晶硅。
对淀积在厚氧化层上的多晶硅进行刻蚀，形成第一多晶硅的具体步骤包括：①通入刻蚀气体，氨气流量为200sccm，HF气体流量为100sccm；②控制腔室压强为3乇，温度为50℃；刻蚀时间为30min。刻蚀多晶硅的深度为6μm，如图7所示。
S8，在第一多晶硅上方沟槽内刻蚀厚氧化层。
在第一多晶硅上方沟槽内刻蚀厚氧化层的具体步骤包括：①通入刻蚀气体，八氟环丁烷流量为40sccm，Ar气体流量为80sccm；②控制反应气体压力为4毫乇；上电极射频功率为1500W，下电极射频功率为500W；进行刻蚀时间为15min。刻蚀氧化层，刻蚀深度为350nm，如图8所示。
S9，采用干氧氧化法进行氧化形成栅氧化层。
采用干氧氧化法进行氧化形成栅氧化层的具体步骤包括：①将氧化炉升温至600℃；②把硅片放入氧化炉中；③氧化炉升温至900℃；④氧化炉控制恒温为900℃，通入O2流量3000sccm，氧化时间为30min。形成栅氧化层的厚度为60nm，如图9所示。
S10，在栅氧化层上方淀积多晶硅。
在栅氧化层上方淀积多晶硅的具体步骤包括：①通入硅烷，硅烷流量为180sccm；②进行沉积，温度为650℃；气压为0.2乇；沉积时间为1小时。在栅氧化层上方淀积多晶硅的上表面高于栅氧化层上表面1μm，如图10所示。
S11，对淀积在栅氧化层上的多晶硅进行刻蚀，形成第二多晶硅。
对淀积在栅氧化层上的多晶硅进行刻蚀，形成第二多晶硅的具体步骤包括：①通入刻蚀气体，氨气流量为200sccm，HF气体流量为100sccm；②控制腔室压强为3乇，温度为50℃；刻蚀时间为30min。刻蚀多晶硅，刻蚀深度为1μm，如图11所示。
S12，在外延层上部且位于沟槽的四周注入第二导电类型杂质，如图12所示，形成第二导电类型阱区层。
注入第二导电类型杂质的具体步骤包括：①注入杂质离子硼，剂量5×1013/cm2；②控制相对原子质量为5，电荷为1+，能量为90keV，角度为7°。
S13，进行第二导电类型阱区层推结。
进行第二导电类型阱区层推结的具体步骤包括：①将扩散炉升温至600℃；②把硅片放入扩散炉中；③扩散炉升温至1150℃；④扩散炉控制恒温1150℃，通入N2流量为3000sccm，推结时间为90min。推结后的第二导电类型阱区层如图13所示。
S14，在沟槽顶部四周的阱区层上方注入源极区杂质，形成源极区层，如图14所示。
注入源极区杂质的具体步骤包括：①注入杂质离子磷，剂量为5×1015/cm2；②控制相对原子质量为15，荷为1-，能量为50keV，角度为7°。
S15，在源极区层和沟槽上方淀积二氧化硅，形成绝缘介质层。
在源极区层和沟槽上方淀积二氧化硅的具体步骤包括：①向反应腔内通入流量为30sccm的正硅酸乙酯，流量为30sccm的O2气体；②控制腔室压强为100毫乇，温度为700℃，淀积时间为120min。淀积二氧化硅，形成厚度为1μm的绝缘介质层，如图15所示。
S16，在绝缘介质层上进行干法刻蚀二氧化硅至刻蚀干净，并进行干法刻蚀硅，从而形成接触孔，所述接触孔穿过所述绝缘介质层，与所述第一导电类型外延层和所述第二导电类型阱区层相连接，接触孔的刻蚀深度为1μm，如图16所示。
形成接触孔的过程包括刻蚀二氧化硅和刻蚀硅两个步骤，刻蚀二氧化硅的具体步骤包括：①通入刻蚀气体，八氟环丁烷流量为40sccm，Ar气体流量为80sccm；②控制反应气体压力为4毫乇，上电极射频功率为1500W，下电极射频功率为500W，刻蚀时间为18min。刻蚀硅的具体步骤包括：①通入刻蚀气体，氨气流量为200sccm，HF气体流量为100sccm；②控制腔室压强为3乇，温度为50℃，刻蚀时间为5min。
S17，在绝缘介质层上方和接触孔中淀积金属，形成金属层。
形成金属层的具体步骤包括：①注入金属，②控制腔室真空度为1×10-7乇，温度为120℃，电压为10KV，电流为30A，淀积时间为40min。在绝缘介质层上方淀积金属形成的金属层，厚度为4μm，如图17所示。
本发明的加工工艺与传统SGT功率MOS器件工艺兼容，无需额外的工艺步骤与光刻版，只需要对原有个别光刻版与个别工艺条件进行调整即可实现。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。
Claims (10)
1.一种集成势垒夹断二极管的SGT功率MOS器件，包括位于所述SGT功率MOS器件底部第一导电类型的漏极区(1)以及从漏极区(1)上表面向上延伸第一导电类型的外延层(2)，其特征是，在所述外延层(2)上设置开口向上的沟槽(3)，在所述沟槽(3)的底部和下端内侧面上设置有厚氧化层(4)，在厚氧化层(4)内部填充有第一多晶硅(5)，所述第一多晶硅(5)的上表面与厚氧化层(4)的上表面齐平；在所述第一多晶硅(5)上方沟槽(3)内设置有栅氧化层(6)，所述栅氧化层(6)的底部与第一多晶硅(5)上表面和厚氧化层(4)的上表面相连，栅氧化层(6)的外侧面与沟槽(3)的上端内侧面相连，在栅氧化层(6)的内部填充有第二多晶硅(7)，所述第二多晶硅(7)的上表面与厚氧化层(4)的上表面齐平；在外延层(2)上部且位于所述沟槽(3)的四周设置有第二导电类型的阱区层(8)；在沟槽顶部四周的阱区层(8)上方设置有源极区层(9)，在源极区层(9)和沟槽(3)上方设置有绝缘介质层(10)，在绝缘介质层(10)上开设若干接触孔(11)，所述接触孔(11)与外延层(2)、阱区层(8)和源极区层(9)相连接；在绝缘介质层(10)上方敷设金属区层(12)；所述接触孔(11)设置有金属。
2.根据权利要求1所述的集成势垒夹断二极管的SGT功率MOS器件，其特征是，所述第一多晶硅(5)的水平横截面积不大于第二多晶硅(7)的水平横截面积。
3.根据权利要求1所述的集成势垒夹断二极管的SGT功率MOS器件，其特征是，所述接触孔(11)内的金属分别与第一导电类型外延层(2)、第二导电类型阱区层(8)和源极区层(9)相接触。
4.根据权利要求1所述的集成势垒夹断二极管的SGT功率MOS器件，其特征是，所述接触孔(11)内的金属与第一导电类型外延层(2)形成欧姆接触。
5.根据权利要求1所述的集成势垒夹断二极管的SGT功率MOS器件，其特征是，所述沟槽(3)的水平横截面为条形、圆形、正方形、长方形或多边形。
6.根据权利要求5所述的集成势垒夹断二极管的SGT功率MOS器件，其特征是，所述第一多晶硅(5)和第二多晶硅(7)的水平横截面的形状与所述沟槽(3)的水平横截面的形状相同但大小互不相同。
7.根据权利要求1所述的集成势垒夹断二极管的SGT功率MOS器件，其特征是，所述阱区层(8)的下表面高于第二多晶硅(7)的下表面，阱区层(8)的上表面低于第二多晶硅(7)的上表面。
8.根据权利要求1所述的集成势垒夹断二极管的SGT功率MOS器件，其特征是，所述第二多晶硅(7)的上表面不低于源极区层(9)的下表面。
9.一种集成势垒夹断二极管的SGT功率MOS器件的加工工艺，其特征是，包括以下步骤：
在硅片上制作第一导电类型漏极区，并在漏极区上表面向上外延形成第一导电类型外延层；
在外延层上表面淀积氮化硅形成硬掩膜；
通过干法刻蚀氮化硅和干法刻蚀硅在外延层上刻蚀一个开口向上的沟槽；
干法刻蚀氮化硅至刻蚀干净即剥离硬掩膜；
采用湿氧氧化法在沟槽内的进行厚氧化层氧化；
在厚氧化层上方淀积多晶硅，并对淀积在厚氧化层上的多晶硅进行刻蚀，形成第一多晶硅；
在第一多晶硅上方沟槽内刻蚀厚氧化层；
采用干氧氧化法进行氧化形成栅氧化层；
在栅氧化层上方淀积多晶硅，并对淀积在栅氧化层上的多晶硅进行刻蚀，形成第二多晶硅；
在外延层上部且位于沟槽的四周注入第二导电类型杂质，形成第二导电类型阱区层，并进行第二导电类型阱区层推结；
在沟槽顶部四周的阱区层上方注入源极区杂质，形成源极区层；
在源极区层和沟槽上方淀积二氧化硅，形成绝缘介质层；
在绝缘介质层上进行干法刻蚀二氧化硅至刻蚀干净，并进行干法刻蚀硅，从而形成接触孔；
在绝缘介质层上方和接触孔中淀积金属，形成金属层。
10.根据权利要求9所述的集成势垒夹断二极管的SGT功率MOS器件的加工工艺，其特征是，在外延层上刻蚀沟槽的具体步骤包括：
①进行光刻胶沉积、前烘、曝光、显影、坚膜，以在硅片表面覆盖阻挡层；
②进行氮化硅各向同性刻蚀；
③进行各向同性沉积，以在硅刻蚀面、侧壁和光阻层表面覆盖阻挡层；
④进行各向异性刻蚀，去除刻蚀面上覆盖的阻挡层而使刻蚀面暴露；
⑤进行硅各向同性刻蚀；
⑥重复步骤③至步骤⑤直到预定刻蚀深度。
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