CN103035521B - 实现少子存储层沟槽型igbt的工艺方法 - Google Patents
实现少子存储层沟槽型igbt的工艺方法 Download PDFInfo
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Abstract
本发明公开了一种实现少子存储层沟槽型IGBT的工艺方法，包括：1）在N型硅片上淀积第一硬掩膜，定义出浅沟槽的图案，刻蚀打开第一硬掩膜；2）形成浅沟槽；3）形成N型少子存储层区；4）去除第一硬掩膜；5）打开第二硬掩膜；6）形成深沟槽，去除第二硬掩膜；7）形成栅极；8）形成少子存储层IGBT的P阱区；9）形成N+区；10）引出栅极电极和发射极电极；11）N型硅片的正面工艺完成后，硅片背面减薄，在硅片背面形成FS区和P+区后，硅片背面蒸发金属，形成集电极。本发明不通过外延或者高能注入的手段形成少子存储层区，靠近IGBT沟道的区域少子浓度较低，减小对IGBT阈值电压的影响。
Description
技术领域
本发明涉及一种功率半导体器件中的IGBT（InsulatedGateBipolarTransistor，绝缘栅双极型晶体管）工艺方法，特别是涉及一种实现少子存储层沟槽型IGBT的工艺方法。
背景技术
IGBT功率器件是一种发展迅速、应用广泛的新型功率半导体器件。它是在普通双扩撒金属氧化物半导体（DMOS）的基础上，通过在集电极引入P+结构，除了具备DMOS输入阻抗高、开关速度快、工作频率高、易电压控制、热稳定好、驱动电路简单、易于集成等特点外，通过集电极空穴注入的电导调制效应，大大降低了导通电阻，减少了通态功耗。目前，功率IGBT已广泛应用于变频家电、风能发电、机车牵引、智能电网等领域。
少子存储层沟槽IGBT器件是新一代高性能IGBT，具有饱和电压低、关断时间快等优势，其中，少子存储层通常采用外延方法和高能注入方法实现，但工艺控制困难，对设备能力要求高，因此，需要研发一种通用的实现少子存储层的工艺。
发明内容
本发明要解决的技术问题是提供一种实现少子存储层沟槽型IGBT的工艺方法。该工艺方法通过两次沟槽工艺，形成少子存储层沟槽型IGBT。
为解决上述技术问题，本发明的实现少子存储层沟槽型IGBT的工艺方法，包括步骤：
1）在作为衬底的N型硅片上，淀积一层二氧化硅作为第一硬掩膜（Hardmask）后，光罩定义出浅沟槽的图案，通过刻蚀打开第一硬掩膜；
2）采用干法刻蚀工艺，对第一硬掩膜打开的区域进行沟槽刻蚀，形成深度为2～4μm的浅沟槽；
3）在浅沟槽底部周围区域，进行N杂质注入和推进，形成一个互联的N型少子存储层区；
4）采用湿法刻蚀，去除剩余的第一硬掩膜；
5）在N型硅片上，重新淀积一层二氧化硅作为第二硬掩膜后，光罩定义出深沟槽的图案，通过刻蚀打开第二硬掩膜；
6）采用干法刻蚀工艺，对第二硬掩膜打开的区域进行沟槽刻蚀，形成一定深度的深沟槽，并采用湿法刻蚀工艺，去除剩余第二硬掩膜；
7）在N型硅片上、浅沟槽和深沟槽的内壁，依次沉积一层氧化硅和掺杂多晶硅后，通过刻蚀，形成栅极；
8）对整个N型硅片进行P杂质注入和推进，形成少子存储层IGBT的P阱区；
9）通过光刻定义出N型区域，随后通过N型杂质注入形成N+区；
10）在N型硅片上，淀积一层二氧化硅介质，通过光刻和刻蚀定义出金属（包括：铝）连接区域后，引出栅极电极和发射极电极；
11）N型硅片的正面制备工艺完成后，即在整个N型硅片表面淀积一层或多层绝缘介质膜（包括：二氧化硅或氮化硅等），然后通过光刻和干法刻蚀工艺形成钝化保护层；其中，钝化保护层厚度由少子存储层沟槽型IGBT器件耐压和漏电水平决定；
然后，将N型硅片反转，进行N型硅片背面减薄，在硅片背面依次注入N型杂质和P型杂质形成FS区和P+区后，在N型硅片的背面蒸发金属，形成集电极。
所述步骤1）中，N型硅片的厚度由少子存储层沟槽型IGBT器件设计的耐压值所决定；N型硅片是晶面为100的N型硅片；淀积的方法包括：通过热生长的方式淀积；二氧化硅（第一硬掩膜）的厚度取决于刻蚀沟槽的刻蚀深度；刻蚀的方法为干法或湿法刻蚀。
所述步骤3）中，N杂质包括：P或As，注入能量为40～100Kev，注入剂量为1012～1013/CM2，推进后的N杂质的峰值浓度为1×1016～5×1016/CM3。
所述步骤5）中，淀积的方法包括：通过热生长的方式淀积；二氧化硅（第二硬掩膜）的厚度取决于刻蚀沟槽的刻蚀深度；刻蚀的方法为干法或湿法刻蚀。
所述步骤6）中，深沟槽的深度由少子存储层沟槽型IGBT器件设计的耐压值所决定。
所述步骤7）中，氧化硅的厚度由少子存储层沟槽型IGBT器件的阈值电压决定；掺杂多晶硅是在多晶硅中掺入N型杂质离子所形成，如一般由临场掺杂工艺参入N型杂质离子形成；其中，N型杂质离子包括：磷；掺杂的浓度和掺杂多晶硅的厚度由少子存储层沟槽型IGBT器件所需的栅极电阻决定。
所述步骤8）中，P型杂质包括：硼（B）等，注入能量为40～100Kev，注入剂量由少子存储层沟槽型IGBT的阈值电压决定。
所述步骤9）中，N型杂质包括：磷（P）或砷（As）；注入能量为40～100Kev，注入剂量为大于1×1015/CM2。
所述步骤10）中，二氧化硅介质通过常压化学气相淀积方式或者等离子化学气相淀积方式淀积；二氧化硅介质的厚度由少子存储层沟槽型IGBT的终端结构设计和器件耐压决定。
所述步骤11）中，N型硅片背面减薄的厚度由少子存储层沟槽型IGBT器件的耐压决定；FS区的注入为N型杂质，包括：P或As，注入能量为40～100Kev，注入剂量为1×1012～1×1013/CM2；P+区的注入为P型杂质，包括：B，注入能量约在为40～100Kev，注入剂量为1×1013～1×1014/CM2。
本发明针对少子存储层沟槽型IGBT，通过两次沟槽工艺，首先通过一次浅沟槽工艺形成少子存储层，然后通过一次深沟槽工艺形成沟槽IGBT。这种工艺方法可以不通过外延或者高能注入的手段形成少子存储层区，且靠近IGBT沟道的区域少子浓度较低，减小了对IGBT阈值电压的影响。同时，本发明的整个制作过程简单，而且对设备能力要求低，通用性强。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明形成浅沟槽后的示意图；
图2是去除第一硬掩膜后的示意图；
图3是深沟槽形成后的示意图；
图4是形成栅极后的示意图；
图5是形成少子存储层IGBT的P阱区后的示意图；
图6是形成N+区后的示意图；
图7是引出栅极电极和发射极电极后的示意图；
图8是形成集电极后的示意图。
图中附图标记说明如下：
1为N型硅片，2为氧化硅，3为N型少子存储层区，4为掺杂多晶硅，5为P阱区，6为N+区，7为集电极，8为栅极电极，9为发射极电极，10为二氧化硅介质，11为FS区，12为P+区，13为浅沟槽，14为深沟槽，22为第一硬掩膜（二氧化硅），21为第二硬掩膜（二氧化硅）。
具体实施方式
本发明的实现少子存储层沟槽型IGBT的工艺方法，包括步骤：
1）在作为衬底的一片带有足够厚度的N型硅片1【N型{100}硅片】上，通过热生长的方式淀积一层二氧化硅作为第一硬掩膜22（二氧化硅的厚度取决于刻蚀沟槽的刻蚀深度，如对于4μm沟槽，二氧化硅厚度一般大于3000埃），光罩定义出浅沟槽的图案，通过干法或湿法刻蚀，打开第一硬掩膜22；
其中，N型硅片1的厚度由少子存储层沟槽型IGBT器件设计的耐压值所决定，如对于1700伏非穿通型IGBT，其N型硅片厚度一般大于280微米。
2）采用干法硅刻蚀工艺，对第一硬掩膜22打开的区域进行沟槽刻蚀，形成深度为2～4μm的浅沟槽13（如图1所示）。
3）在浅沟槽13底部周围区域，进行N杂质注入和推进，形成一个互联的N型少子存储层区3；
其中，N杂质如P、As等，注入能量为40～100Kev，注入剂量为1012～1013/CM2，推进后的N杂质的峰值浓度为1×1016～5×1016/CM3。
4）采用湿法刻蚀（BOE工艺），去除剩余的第一硬掩膜22（如图2所示）。
5）在N型硅片1上，重新通过热生长的方式淀积一层二氧化硅作为第二硬掩膜21（二氧化硅的厚度取决于刻蚀沟槽的刻蚀深度，如对于6μm沟槽，二氧化硅的厚度一般大于5000埃），光罩定义出深沟槽的图案，通过干法或湿法刻蚀，打开第二硬掩膜21。
6）采用干法硅刻蚀工艺，对第二硬掩膜21打开的区域进行沟槽刻蚀，形成一定深度的深沟槽14（如图3所示），并采用湿法刻蚀工艺，去除剩余第二硬掩膜21；
其中，深沟槽14的深度由少子存储层沟槽型IGBT器件设计的耐压值所决定，如对于1700伏IGBT，其沟槽深度一般在5～6微米。
7）在N型硅片1上、浅沟槽13和深沟槽14的内壁，依次沉积一层氧化硅2和掺杂多晶硅4后，通过刻蚀（如干法刻蚀），形成栅极（如图4所示）；
其中，氧化硅2的厚度由少子存储层沟槽型IGBT器件的阈值电压决定；掺杂多晶硅4是在多晶硅中掺入N型杂质离子所形成，如一般由临场掺杂工艺参入N型杂质离子形成；其中，N型杂质离子包括：磷；掺杂的浓度和掺杂多晶硅的厚度由少子存储层沟槽型IGBT器件所需的栅极电阻决定。
8）对整个N型硅片1进行P杂质注入和推进，形成少子存储层IGBT的P阱区5（如图5所示）；
其中，P型杂质如硼等，注入能量为40～100Kev，注入剂量由少子存储层沟槽型IGBT的阈值电压决定，如对于阈值电压为6伏左右期间，其注入剂量一般在1×1013/CM2左右。
9）通过光刻定义出N型区域，随后通过N型杂质注入形成N+区6（如图6所示）；
其中，N型杂质如P、As等，注入能量为40～100Kev，注入剂量为大于1×1015/CM2。
10）在N型硅片1上，淀积一层二氧化硅介质10，通过光刻和刻蚀定义出金属（如铝）连接区域后，引出栅极电极8和发射极电极9（如图7所示）；
其中，二氧化硅介质10由常压化学气相淀积方式或者等离子化学气相淀积方式淀积，其厚度由终端结构设计和器件耐压决定。
11）N型硅片1的正面制备工艺完成后，即在整个N型硅片表面淀积一层或多层绝缘介质膜（包括：二氧化硅或氮化硅等），然后通过光刻和干法刻蚀工艺形成钝化保护层；其中，钝化保护层厚度由少子存储层沟槽型IGBT器件耐压和漏电水平决定；
然后，将N型硅片1反转，进行N型硅片1背面减薄，在硅片背面依次注入N型杂质和P型杂质形成FS区和P+区后，在N型硅片1的背面蒸发金属，形成集电极7（如图8所示）；
其中，N型硅片背面减薄的厚度由少子存储层沟槽型IGBT器件的耐压决定，如对于1700伏非穿通型IGBT，其N型硅片厚度一般大于280微米。FS区的注入为N型杂质，如P、As等，注入能量为40～100Kev，注入剂量为1×1012～1×1013/CM2；P+区的注入为P型杂质，如B等，注入能量为40～100Kev，注入剂量为1×1013～1×1014/CM2。注入后需要由炉管或者激光设备退火激活，炉管退火温度一般在400℃到450℃之间，时间一般在1小时左右，激光退火的能量由注入的浓度和深度决定。蒸发金属是由蒸发工艺在硅片背面蒸镀多层金属，包括：铝、钛、镍、银，其厚度组成以总应力最小为最佳。
按照上述步骤制备得到的少子存储层沟槽型IGBT，能使靠近IGBT沟道的区域少子浓度较低，减小对IGBT阈值电压的影响。
Claims (10)
1.一种实现少子存储层沟槽型IGBT的工艺方法，其特征在于，包括步骤：
1)在作为衬底的N型硅片上，淀积一层二氧化硅作为第一硬掩膜后，光罩定义出浅沟槽的图案，通过刻蚀打开第一硬掩膜；
2)采用干法刻蚀工艺，对第一硬掩膜打开的区域进行沟槽刻蚀，形成深度为2～4μm的浅沟槽；
3)在浅沟槽底部周围区域，进行N杂质注入和推进，形成一个互联的N型少子存储层区(3)；
4)采用湿法刻蚀，去除剩余的第一硬掩膜；
5)在N型硅片上，重新淀积一层二氧化硅作为第二硬掩膜后，光罩定义出深沟槽的图案，通过刻蚀打开第二硬掩膜；
6)采用干法刻蚀工艺，对第二硬掩膜打开的区域进行沟槽刻蚀，形成一定深度的深沟槽，并采用湿法刻蚀工艺，去除剩余第二硬掩膜；
7)在N型硅片上、浅沟槽和深沟槽的内壁，依次沉积一层氧化硅和掺杂多晶硅后，通过刻蚀，形成栅极；
8)对整个N型硅片进行P杂质注入和推进，形成少子存储层IGBT的P阱区(5)；
9)通过光刻定义出N型区域，随后通过N型杂质注入形成N+区；
10)在N型硅片上，淀积一层二氧化硅介质，通过光刻和刻蚀定义出金属连接区域后，引出栅极电极和发射极电极；
11)在整个N型硅片表面淀积一层或多层绝缘介质膜，然后通过光刻和干法刻蚀工艺形成钝化保护层；
然后，将N型硅片反转，进行N型硅片背面减薄，在硅片背面依次注入N型杂质和P型杂质形成FS区和P+区后，在N型硅片的背面蒸发金属，形成集电极。
2.如权利要求1所述的方法，其特征在于：所述步骤1)中，N型硅片的厚度由少子存储层沟槽型IGBT器件设计的耐压值所决定；N型硅片是晶面为100的N型硅片；淀积的方法包括：通过热生长的方式淀积；二氧化硅的厚度取决于刻蚀沟槽的刻蚀深度；刻蚀的方法为干法或湿法刻蚀。
3.如权利要求1所述的方法，其特征在于：所述步骤3)中，N杂质包括：P或As，注入能量为40～100Kev，注入剂量为1012～1013/CM2，推进后的N杂质的峰值浓度为1×1016～5×1016/CM3。
4.如权利要求1所述的方法，其特征在于：所述步骤5)中，淀积的方法包括：通过热生长的方式淀积；二氧化硅的厚度取决于刻蚀沟槽刻蚀的深度；刻蚀的方法为干法或湿法刻蚀。
5.如权利要求1所述的方法，其特征在于：所述步骤6)中，深沟槽的深度由少子存储层沟槽型IGBT器件设计的耐压值所决定。
6.如权利要求1所述的方法，其特征在于：所述步骤7)中，氧化硅的厚度由少子存储层沟槽型IGBT器件的阈值电压决定；掺杂多晶硅是在多晶硅中掺入N型杂质离子所形成；其中，N型杂质离子包括：磷；掺杂的浓度和掺杂多晶硅的厚度由少子存储层沟槽型IGBT器件所需的栅极电阻决定；
步骤7)中的刻蚀，包括干法刻蚀。
7.如权利要求1所述的方法，其特征在于：所述步骤8)中，P型杂质包括：B，注入能量为40～100Kev，注入剂量由少子存储层沟槽型IGBT的阈值电压决定。
8.如权利要求1所述的方法，其特征在于：所述步骤9)中，N型离子包括：P或As；注入能量为40～100Kev，注入剂量为大于1×1015/CM2。
9.如权利要求1所述的方法，其特征在于：所述步骤10)中，二氧化硅介质通过常压化学气相淀积方式或者等离子化学气相淀积方式淀积；二氧化硅介质的厚度由少子存储层沟槽型IGBT的终端结构设计和器件耐压决定。
10.如权利要求1所述的方法，其特征在于：所述步骤11)中，绝缘介质膜包括：二氧化硅或氮化硅；
钝化保护层厚度由少子存储层沟槽型IGBT器件耐压和漏电水平决定；
N型硅片背面减薄的厚度由少子存储层沟槽型IGBT器件的耐压决定；
FS区的注入为N型杂质，包括：P或As，注入能量为40～100Kev，注入剂量为1×1012～1×1013/CM2；P+区的注入为P型杂质，包括：B，注入能量为40～100Kev，注入剂量为1×1013～1×1014/CM2；
蒸发金属是由蒸发工艺在硅片背面蒸镀多层金属，包括：铝、钛、镍、银，其厚度组成以总应力最小为最佳。
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Effective date of registration: 20140120 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |