CN113611748A - 具有沟槽结构的高压平面栅mos器件及其加工工艺 - Google Patents
具有沟槽结构的高压平面栅mos器件及其加工工艺 Download PDFInfo
- Publication number
- CN113611748A CN113611748A CN202110894294.7A CN202110894294A CN113611748A CN 113611748 A CN113611748 A CN 113611748A CN 202110894294 A CN202110894294 A CN 202110894294A CN 113611748 A CN113611748 A CN 113611748A
- Authority
- CN
- China
- Prior art keywords
- layer
- epitaxial layer
- trench
- mos device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title claims abstract description 12
- 238000005516 engineering process Methods 0.000 title claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 12
- 235000012239 silicon dioxide Nutrition 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
- 239000007789 gas Substances 0.000 description 10
- 230000008021 deposition Effects 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 239000004341 Octafluorocyclobutane Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- BCCOBQSFUDVTJQ-UHFFFAOYSA-N octafluorocyclobutane Chemical compound FC1(F)C(F)(F)C(F)(F)C1(F)F BCCOBQSFUDVTJQ-UHFFFAOYSA-N 0.000 description 2
- 235000019407 octafluorocyclobutane Nutrition 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种具有沟槽结构的高压平面栅MOS器件及其加工工艺，MOS器件在外延层上设置开口向上的沟槽，在沟槽内和外延层表面设置有栅氧化层，在栅氧化层上方设置多晶硅层，在外延层的顶部设置源极区，源极区的上表面与外延层的上表面齐平且与栅氧化层相接触；在源极区内侧处设置有沟道区，在外延层上部位于源极区外侧与底部下方设置有第二导电类型低阻区，在多晶硅层和源极区的上方设置有绝缘介质层，绝缘介质层上开设若干接触孔，接触孔与源极区和低阻区相连接；在绝缘介质层上方敷设金属区层；接触孔设置有金属。本发明的MOS器件降低了高压平面栅功率MOS器件导通电阻和功率损耗，提高了高压平面栅功率MOS器件的漏源击穿电压。
Description
技术领域
本发明涉及一种具有沟槽结构的高压平面栅MOS器件及其加工工艺，属于半导体功率器件技术领域。
背景技术
目前，功率MOS器件结构主要包括平面栅结构、沟槽栅结构和超结结构。其中沟槽栅结构在低于200V的中低压领域中具有低导通电阻的优势，但器件电容较大，动态损耗较高。超结结构在500V～900V高压领域使器件导通电阻降低到硅极限以下，使通态损耗大大降低，但存在器件电容较大、电磁干扰较强、可靠性较低等缺点。平面栅结构的耐压范围可覆盖50V～1500V，其具有动态损耗低、可靠性高、安全工作区宽等优势，在中高压领域具有不可替代的作用，但导通电阻高、通态损耗大是其主要缺点。
高压平面栅结构MOS器件通态损耗的一个主要部分为JFET电阻。JFET区域位于平面栅结构两个相邻的沟道区之间，器件漏极加高电位导通时，沟道区与外延层形成的PN结反向耐压，空间电荷区向外延层方向扩展，使此区域电流路径变窄、电阻变大，此区域类似于结型场效应晶体管(JFET)，所以称此区域为JFET区域。为了避免JFET区域电阻过大，通常加宽两个相邻的沟道区间距，但更宽的沟道区间距又会使沟道区拐角区电场增强，降低了器件耐压。所以平面栅器件的耐压与JFET区电阻存在折中关系，并且高压平面栅器件的折中关系更为明显。
为了优化高压平面栅器件耐压与导通电阻的折中关系，本发明提供了一种具有沟槽结构的高压平面栅MOS器件。
发明内容
为了解决上述问题，本发明提出了一种具有沟槽结构的高压平面栅MOS器件及其加工工艺，能够大大降低了器件比导通电阻，提高了器件耐压性能。
本发明解决其技术问题采取的技术方案是：
第一方面，本发明实施例提供的一种具有沟槽结构的高压平面栅MOS器件，包括位于所述MOS器件底部第一导电类型的漏极区以及从漏极区上表面向上延伸第一导电类型的外延层，在所述外延层上设置开口向上的沟槽，在所述沟槽内和外延层表面设置有栅氧化层，在栅氧化层上方设置有多晶硅层，在外延层的顶部设置有源极区，源极区的上表面与外延层的上表面齐平且与栅氧化层相接触；在外延层顶部的源极区内侧处设置有沟道区，在外延层上部设置有第二导电类型低阻区，第二导电类型低阻区位于所述源极区外侧与底部下方；在多晶硅层和源极区的上方设置有绝缘介质层，所述绝缘介质层上开设若干接触孔，所述接触孔与源极区和第二导电类型低阻区相连接；在绝缘介质层上方敷设金属区层；所述接触孔设置有金属。
作为本实施例一种可能的实现方式，所述沟槽的侧壁与底部均设有栅氧化层。
作为本实施例一种可能的实现方式，所述多晶硅层下端填充在沟槽内栅氧化层围成的空间内，所述多晶硅层的上端外侧面与栅氧化层在外延层上方的外侧面位于同一垂直平面上。
作为本实施例一种可能的实现方式，所述沟道区的内侧下角为弧形角。
作为本实施例一种可能的实现方式，所述第二导电类型低阻区的内侧下角为弧形角。
作为本实施例一种可能的实现方式，所述多晶硅层的下端底部形状与沟槽的底部形状相同。
作为本实施例一种可能的实现方式，所述沟槽的底部为平面。
作为本实施例一种可能的实现方式，所述沟槽的底部中心向下凹陷。
作为本实施例一种可能的实现方式，所述位于沟槽底部的栅氧化层的厚度大于位于沟槽侧面和外延层上方的栅氧化层厚度。
作为本实施例一种可能的实现方式，在外延层的顶部且在沟槽的两侧对称设置有源极区；在外延层的顶部且位于源极区的内侧设置有沟道区。
作为本实施例一种可能的实现方式，在外延层上部且位于所述源极区外侧与底部下方以及沟道区的下方设置有第二导电类型低阻区，第二导电类型低阻区分别与源极区和沟道区相接触。
第二方面，本发明实施例提供的一种具有沟槽结构的高压平面栅MOS器件的加工工艺，包括以下步骤：
在硅片上制作第一导电类型漏极区，并在漏极区上表面向上外延形成第一导电类型外延层；
在外延层上表面淀积氮化硅形成硬掩膜；
通过干法刻蚀氮化硅和干法刻蚀硅在外延层上刻蚀一个开口向上的沟槽；
干法刻蚀氮化硅至刻蚀干净即剥离硬掩膜；
采用干氧氧化法在沟槽内和外延层上表面进行氧化形成栅氧化层；
在厚氧化层上方淀积多晶硅层；
对外延层上方多晶硅层和厚氧化层的两端进行刻蚀；
在栅氧化层外侧的外延层顶部注入第二导电类型杂质硼，形成沟道区；
在沟道区外侧的外延层顶部注入第二导电类型杂质硼，形成第二导电类型低阻区；
对沟道区和第二导电类型低阻区进行推结；
在沟道区内侧的外延层顶部注入杂质磷，形成源极区；
在多晶硅层和源极区的上方淀积二氧化硅，形成绝缘介质层；
在绝缘介质层上进行干法刻蚀二氧化硅至刻蚀干净，形成接触孔；
在绝缘介质层上方和接触孔中淀积金属，形成金属层。
本发明实施例的技术方案可以具有的有益效果如下：
本发明的MOS器件导通时其通过在沟槽侧壁形成积累层，降低了JFET区导通电阻；通过增加沟槽结构，可减小元胞尺寸，从而提高器件的电流密度；通过增加沟槽结构，使沟道区拐角处电势曲率变小，从而提高了器件击穿电压。
本发明的MOS器件降低了高压平面栅功率MOS器件导通电阻和功率损耗，提高了高压平面栅功率MOS器件的漏源击穿电压。本发明的加工工艺，其与传统平面栅功率MOS器件工艺兼容，只需增加硅干法刻蚀相关的光刻版与工艺步骤即可实现。
附图说明：
图1是根据一示例性实施例示出的一种具有沟槽结构的高压平面栅MOS器件的剖面结构示意图；
图2是根据一示例性实施例示出的一种形成硬掩膜后示意图；
图3是根据一示例性实施例示出的一种在外延层上刻蚀一个开口向上的沟槽的示意图；
图4是根据一示例性实施例示出的一种剥离硬掩膜后的示意图；
图5是根据一示例性实施例示出的一种形成栅氧化层的示意图；
图6是根据一示例性实施例示出的一种在栅氧化层上方淀积多晶硅的示意图；
图7是根据一示例性实施例示出的一种对外延层上方多晶硅层和厚氧化层的两端进行刻蚀后的示意图；
图8是根据一示例性实施例示出的一种形成沟道区的示意图；
图9是根据一示例性实施例示出的一种形成第二导电类型低阻区的示意图；
图10是根据一示例性实施例示出的一种对沟道区和第二导电类型低阻区进行推结后的示意图；
图11是根据一示例性实施例示出的一种形成源极区的示意图；
图12是根据一示例性实施例示出的一种形成绝缘介质层的示意图；
图13是根据一示例性实施例示出的一种形成接触孔的示意图；
图14是根据一示例性实施例示出的一种形成金属层的示意图；
图15是根据另一示例性实施例示出的一种具有沟槽结构的高压平面栅MOS器件的剖面结构示意图；
图16是根据第三示例性实施例示出的一种具有沟槽结构的高压平面栅MOS器件的剖面结构示意图。
具体实施方式
下面结合附图与实施例对本发明做进一步说明：
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
实施例1
图1是根据一示例性实施例示出的一种具有沟槽结构的高压平面栅MOS器件的剖面结构示意图。如图1所示，本发明实施例提供的一种具有沟槽结构的高压平面栅MOS器件，包括位于所述MOS器件底部第一导电类型的漏极区1以及从漏极区1上表面向上延伸第一导电类型的外延层2，在所述外延层2上设置开口向上的沟槽3，在所述沟槽3内和外延层2表面设置有栅氧化层4，在栅氧化层4上方设置有多晶硅层5，在外延层2的顶部设置有源极区6，源极区6的上表面与外延层2的上表面齐平且与栅氧化层4相接触；在外延层2顶部的源极区6内侧处设置有沟道区7，在外延层2上部设置有第二导电类型低阻区8，第二导电类型低阻区8位于所述源极区6外侧与底部下方；在多晶硅层5和源极区6的上方设置有绝缘介质层9，所述绝缘介质层9上开设若干接触孔10，所述接触孔10与源极区6和第二导电类型低阻区8相连接；在绝缘介质层9上方敷设金属区层11；所述接触孔10设置有金属。
作为本实施例一种可能的实现方式，所述沟槽的侧壁与底部均设有栅氧化层。
作为本实施例一种可能的实现方式，所述多晶硅层下端填充在沟槽内栅氧化层围成的空间内，所述多晶硅层5的上端外侧面与栅氧化层4在外延层2上方的外侧面位于同一垂直平面上。
作为本实施例一种可能的实现方式，所述沟道区7的内侧下角为弧形角；
作为本实施例一种可能的实现方式，所述第二导电类型低阻区8的内侧下角为弧形角；
作为本实施例一种可能的实现方式，所述多晶硅层5的下端底部形状与沟槽3的底部形状相同。
作为本实施例一种可能的实现方式，所述沟槽3的底部为平面。
作为本实施例一种可能的实现方式，所述栅氧化层4位于所述第一导电类型外延层2的顶部上方部分厚度与位于所述沟槽3内侧面和底部部分的厚度相同，均为90nm。
作为本实施例一种可能的实现方式，在外延层2的顶部且在沟槽3的两侧对称设置有源极区6；在外延层2的顶部且位于源极区6的内侧设置有沟道区7。
作为本实施例一种可能的实现方式，在外延层2上部且位于所述源极区6外侧与底部下方以及沟道区7的下方设置有第二导电类型低阻区8，第二导电类型低阻区8分别与源极区6和沟道区7相接触。
本发明在传统高压平面栅功率MOS器件结构中加入沟槽结构，降低了JFET区域的导通电阻，减小导通损耗。同时，可减小元胞尺寸，提高器件耐压与电流密度。
如图2-图14所示，本实施例的一种具有沟槽结构的高压平面栅MOS器件的加工工艺，包括以下步骤：
S1，在硅片上制作第一导电类型漏极区，并在漏极区上表面向上外延形成第一导电类型外延层。在形成第一导电类型外延层之前还可以在第一导电类型漏极区上表面先设置一层半导体衬底，然后在半导体衬底只是形成第一导电类型外延层。
S2，在外延层上表面淀积氮化硅形成硬掩膜。
所述形成硬掩膜的具体步骤包括：①将形成第一导电类型外延层后的硅片放置在反应腔内；②反应腔内抽真空后通入体积比为3.3:1的体氨气和硅烷；体氨气和硅烷的气体总量为2200sccm；最终反应腔体压力值控制为0.29mbar；③淀积镀膜，镀膜温度设置为370℃，射频功率设置为4500W。淀积氮化硅，形成厚度500nm的硬掩膜，如图2所示。
S3，通过干法刻蚀氮化硅和干法刻蚀硅在外延层上刻蚀一个开口向上的沟槽。
在外延层上刻蚀沟槽的具体步骤包括：①进行光刻胶沉积、前烘、曝光、显影、坚膜，以在硅片表面覆盖阻挡层；②进行氮化硅各向同性刻蚀；③进行各向同性沉积，以在硅刻蚀面、侧壁和光阻层表面覆盖阻挡层；④进行各向异性刻蚀，去除刻蚀面上覆盖的阻挡层而使刻蚀面暴露；⑤进行硅各向同性刻蚀；⑥重复步骤③至步骤⑤直到预定刻蚀深度。在外延层上刻蚀沟槽的深度为3μm，如图3所示。
S4，干法刻蚀氮化硅至刻蚀干净即剥离硬掩膜。
剥离硬掩膜的具体步骤包括：①刻蚀腔内的磁场控制在30高斯；②刻蚀腔压力为100毫乇；③通入刻蚀气体，CF4流量为50sccm，CHF3流量为50sccm，CH3F流量为50sccm，辅助气体Ar流量为100sccm，O2流量为100sccm；④刻蚀射频功率控制为300W。剥离硬掩膜后的硅片如图4所示。
S5，采用干氧氧化法在沟槽内和外延层上表面进行氧化形成栅氧化层；
形成栅氧化层的具体步骤包括：①将氧化炉升温至600℃；②把硅片放入氧化炉中；③氧化炉升温至900℃；④氧化炉控制恒温为900℃，通入O2流量3000sccm，氧化时间为30min。形成栅氧化层的厚度为90nm，如图5所示。
S6，在厚氧化层上方淀积多晶硅层；
淀积多晶硅层的具体步骤包括：①通入硅烷，硅烷流量为180sccm；②进行沉积，温度为650℃，气压为0.2乇，沉积时间为2小时。在厚氧化层上方淀积多晶硅的上表面高于厚氧化层上表面0.7μm，如图6所示。
S7，对外延层上方多晶硅层和厚氧化层的两端进行刻蚀。
对多晶硅层进行刻蚀的具体步骤包括：①通入刻蚀气体，氨气流量为200sccm，HF气体流量为100sccm；②控制腔室压强为3乇，温度为50℃；刻蚀时间为30min。
对栅氧化层进行刻蚀的具体步骤包括：①通入刻蚀气体，八氟环丁烷流量为40sccm，Ar气体流量为80sccm；②控制反应气体压力为4毫乇，上电极射频功率为1500W，下电极射频功率为500W，刻蚀时间为2min。
刻蚀多晶硅层的两端至刻蚀干净，刻蚀厚氧化层的两端至刻蚀干净，如图7所示。
S8，在栅氧化层外侧的外延层顶部注入第二导电类型杂质硼，形成沟道区，如图8所示。
形成沟道区的具体步骤包括：①注入杂质离子硼，剂量5×1013/cm2；②控制相对原子质量为5；③，电荷为1+，能量为50keV，角度为7°。
S9，在沟道区外侧的外延层顶部注入第二导电类型杂质硼，形成第二导电类型低阻区，如图9所示。
形成第二导电类型低阻区的具体步骤包括：①注入杂质离子硼，剂量5×1013/cm2；②控制相对原子质量为5，电荷为1+，能量为90keV，角度为7°。
S10，对沟道区和第二导电类型低阻区进行推结。
对沟道区和第二导电类型低阻区进行推结的具体步骤包括：①将扩散炉升温至600℃；②把硅片放入扩散炉中；③扩散炉升温至1150℃；④扩散炉控制恒温1150℃，通入N2流量为3000sccm，推结时间为60min。对沟道区和第二导电类型低阻区进行推结后如图10所示。
S11，在沟道区内侧的外延层顶部注入杂质磷，形成源极区，如图11所示。
形成源极区的具体步骤包括：①注入杂质离子磷，剂量为5×1015/cm2；②控制相对原子质量为15，荷为1-，能量为50keV，角度为7°。
S12，在多晶硅层(5)和源极区(6)的上方淀积二氧化硅，形成绝缘介质层。
形成绝缘介质层的具体步骤包括：①向反应腔内通入流量为30sccm的正硅酸乙酯，流量为30sccm的O2气体；②控制腔室压强为100毫乇，温度为700℃，淀积时间为120min。淀积二氧化硅，形成厚度为1μm的绝缘介质层，如图12所示。
S13，在绝缘介质层上进行干法刻蚀二氧化硅至刻蚀干净，形成接触孔，如图13所示。
形成接触孔的具体步骤包括：①通入刻蚀气体，八氟环丁烷流量为40sccm，Ar气体流量为80sccm；②控制反应气体压力为4毫乇，上电极射频功率为1500W，下电极射频功率为500W，刻蚀时间为18min。
S14，在绝缘介质层上方和接触孔中淀积金属，形成金属层。
形成金属层的具体步骤包括：①注入金属，②控制腔室真空度为1×10-7乇，温度为120℃，电压为10KV，电流为30A，淀积时间为40min。在绝缘介质层上方淀积金属形成的金属层，厚度为4μm，如图14所示。
实施例2
本实施例和实施例1的区别在于：如图15所示，所述位于沟槽底部的栅氧化层的厚度大于位于沟槽侧面和外延层上方的栅氧化层厚度，可降低沟槽底部拐角处的电场强度，提高器件可靠性，并且降低栅漏电容。
在本实施例中，所述栅氧化层4位于所述第一导电类型外延层2的顶部上方部分厚度与位于所述沟槽3内侧面部分的厚度相同，均为90nm，而位于沟槽底部的栅氧化层的厚度大于1.5μm。
在其加工工艺过程中，刻蚀沟槽后，淀积二氧化硅填满沟槽，然后对二氧化硅进行回刻，沟槽内剩余的二氧化硅厚度大于栅氧化层厚度即可。
实施例3
本实施例和实施例1的区别在于：如图16所示，所述沟槽3的底部中心向下凹陷，即将沟槽底部的角部形状刻蚀成圆弧形，从而降低沟槽底部拐角处的电场强度，提高器件可靠性。
在本实施例中，所述栅氧化层4位于各处的部分厚度均为90nm。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。
Claims (10)
1.一种具有沟槽结构的高压平面栅MOS器件，包括位于所述MOS器件底部第一导电类型的漏极区(1)以及从漏极区(1)上表面向上延伸第一导电类型的外延层(2)，其特征是，在所述外延层(2)上设置开口向上的沟槽(3)，在所述沟槽(3)内和外延层(2)表面设置有栅氧化层(4)，在栅氧化层(4)上方设置有多晶硅层(5)，在外延层(2)的顶部设置有源极区(6)，源极区(6)的上表面与外延层(2)的上表面齐平且与栅氧化层(4)相接触；在外延层(2)顶部的源极区(6)内侧处设置有沟道区(7)，在外延层(2)上部设置有第二导电类型低阻区(8)，第二导电类型低阻区(8)位于所述源极区(6)外侧与底部下方；在多晶硅层(5)和源极区(6)的上方设置有绝缘介质层(9)，所述绝缘介质层(9)上开设若干接触孔(10)，所述接触孔(10)与源极区(6)和第二导电类型低阻区(8)相连接；在绝缘介质层(9)上方敷设金属区层(11)；所述接触孔(10)设置有金属。
2.根据权利要求1所述的具有沟槽结构的高压平面栅MOS器件，其特征是，所述沟槽的侧壁与底部均设有栅氧化层。
3.根据权利要求1所述的具有沟槽结构的高压平面栅MOS器件，其特征是，所述多晶硅层下端填充在沟槽内栅氧化层围成的空间内，所述多晶硅层(5)的上端外侧面与栅氧化层(4)在外延层(2)上方的外侧面位于同一垂直平面上。
4.根据权利要求1所述的具有沟槽结构的高压平面栅MOS器件，其特征是，所述沟道区(7)的内侧下角为弧形角。
5.根据权利要求1所述的具有沟槽结构的高压平面栅MOS器件，其特征是，所述第二导电类型低阻区(8)的内侧下角为弧形角。
6.根据权利要求1所述的具有沟槽结构的高压平面栅MOS器件，其特征是，所述多晶硅层(5)的下端底部形状与沟槽(3)的底部形状相同。
7.根据权利要求1-6任意一项所述的具有沟槽结构的高压平面栅MOS器件，其特征是，所述沟槽(3)的底部为平面。
8.根据权利要求1-6任意一项所述的具有沟槽结构的高压平面栅MOS器件，其特征是，所述位于沟槽底部的栅氧化层的厚度大于位于沟槽侧面和外延层上方的栅氧化层厚度。
9.根据权利要求1-6任意一项所述的具有沟槽结构的高压平面栅MOS器件，其特征是，所述沟槽(3)的底部中心向下凹陷。
10.一种具有沟槽结构的高压平面栅MOS器件的加工工艺，其特征是，包括以下步骤：
在硅片上制作第一导电类型漏极区，并在漏极区上表面向上外延形成第一导电类型外延层；
在外延层上表面淀积氮化硅形成硬掩膜；
通过干法刻蚀氮化硅和干法刻蚀硅在外延层上刻蚀一个开口向上的沟槽；
干法刻蚀氮化硅至刻蚀干净即剥离硬掩膜；
采用干氧氧化法在沟槽内和外延层上表面进行氧化形成栅氧化层；
在厚氧化层上方淀积多晶硅层；
对外延层上方多晶硅层和厚氧化层的两端进行刻蚀；
在栅氧化层外侧的外延层顶部注入第二导电类型杂质硼，形成沟道区；
在沟道区外侧的外延层顶部注入第二导电类型杂质硼，形成第二导电类型低阻区；
对沟道区和第二导电类型低阻区进行推结；
在沟道区内侧的外延层顶部注入杂质磷，形成源极区；
在多晶硅层和源极区的上方淀积二氧化硅，形成绝缘介质层；
在绝缘介质层上进行干法刻蚀二氧化硅至刻蚀干净，形成接触孔；
在绝缘介质层上方和接触孔中淀积金属，形成金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110894294.7A CN113611748A (zh) | 2021-08-04 | 2021-08-04 | 具有沟槽结构的高压平面栅mos器件及其加工工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110894294.7A CN113611748A (zh) | 2021-08-04 | 2021-08-04 | 具有沟槽结构的高压平面栅mos器件及其加工工艺 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113611748A true CN113611748A (zh) | 2021-11-05 |
Family
ID=78306920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110894294.7A Pending CN113611748A (zh) | 2021-08-04 | 2021-08-04 | 具有沟槽结构的高压平面栅mos器件及其加工工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113611748A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115332340A (zh) * | 2022-08-08 | 2022-11-11 | 上海功成半导体科技有限公司 | 一种调节动态特性的超结vdmos器件及制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067297A (ja) * | 2005-09-01 | 2007-03-15 | Denso Corp | 半導体装置および半導体装置の製造方法 |
| CN101540338A (zh) * | 2009-04-29 | 2009-09-23 | 西安理工大学 | 一种沟槽平面栅mosfet器件及其制造方法 |
| JP2010272741A (ja) * | 2009-05-22 | 2010-12-02 | Fuji Electric Systems Co Ltd | 半導体装置の製造方法 |
| CN107591453A (zh) * | 2017-10-24 | 2018-01-16 | 贵州芯长征科技有限公司 | 沟槽栅超结mosfet器件及其制备方法 |
| CN111081777A (zh) * | 2019-11-25 | 2020-04-28 | 西安电子科技大学 | 双沟道横向超结双扩散金属氧化物元素半导体场效应管及其制作方法 |
| CN112614891A (zh) * | 2020-03-04 | 2021-04-06 | 许曙明 | 具有增强的高频性能的金属氧化物半导体场效应晶体管 |
-
2021
- 2021-08-04 CN CN202110894294.7A patent/CN113611748A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067297A (ja) * | 2005-09-01 | 2007-03-15 | Denso Corp | 半導体装置および半導体装置の製造方法 |
| CN101540338A (zh) * | 2009-04-29 | 2009-09-23 | 西安理工大学 | 一种沟槽平面栅mosfet器件及其制造方法 |
| JP2010272741A (ja) * | 2009-05-22 | 2010-12-02 | Fuji Electric Systems Co Ltd | 半導体装置の製造方法 |
| CN107591453A (zh) * | 2017-10-24 | 2018-01-16 | 贵州芯长征科技有限公司 | 沟槽栅超结mosfet器件及其制备方法 |
| CN111081777A (zh) * | 2019-11-25 | 2020-04-28 | 西安电子科技大学 | 双沟道横向超结双扩散金属氧化物元素半导体场效应管及其制作方法 |
| CN112614891A (zh) * | 2020-03-04 | 2021-04-06 | 许曙明 | 具有增强的高频性能的金属氧化物半导体场效应晶体管 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115332340A (zh) * | 2022-08-08 | 2022-11-11 | 上海功成半导体科技有限公司 | 一种调节动态特性的超结vdmos器件及制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI509809B (zh) | 帶有自對準有源接觸的基於高密度溝槽的功率ｍｏｓｆｅｔ及其制備方法 | |
| KR100869359B1 (ko) | 반도체 소자의 리세스 게이트 제조 방법 | |
| CN114496784B (zh) | 一种底部保护接地沟槽型碳化硅mosfet及其制备方法 | |
| US8624302B2 (en) | Structure and method for post oxidation silicon trench bottom shaping | |
| CN111933714A (zh) | 三段式氧化层屏蔽栅沟槽mosfet结构的制造方法 | |
| CN109473474A (zh) | 沟槽绝缘栅双极型晶体管器件及其生成方法 | |
| CN113611748A (zh) | 具有沟槽结构的高压平面栅mos器件及其加工工艺 | |
| CN114744044A (zh) | 一种三重保护栅氧化层的沟槽型碳化硅mosfet及其制备方法 | |
| JP2003068751A (ja) | 半導体装置及びその製造方法 | |
| CN111128706B (zh) | 沟槽内厚度渐变的场氧的制造方法和sgt器件的制造方法 | |
| CN112133750B (zh) | 深沟槽功率器件及其制备方法 | |
| WO2023206986A1 (zh) | 碳化硅半导体器件及其制作方法 | |
| KR20100054576A (ko) | 반도체 소자의 제조 방법 | |
| CN115810546A (zh) | 一种具有高k介质的屏蔽栅沟槽MOSFET的制造方法 | |
| JP2020506547A (ja) | トレンチ分離構造およびその製造方法 | |
| WO2021196758A1 (zh) | 半导体器件及其制作方法 | |
| CN111816709B (zh) | 一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管 | |
| CN113517350A (zh) | 一种低压屏蔽栅mosfet器件及其制作方法 | |
| TWI524524B (zh) | 功率半導體元件之製法及結構 | |
| CN113611747A (zh) | 集成势垒夹断二极管的sgt功率mos器件及加工工艺 | |
| CN109216174B (zh) | 半导体器件的分裂栅结构及其制造方法 | |
| CN113611746B (zh) | 快恢复平面栅mosfet器件及其加工工艺 | |
| CN216389378U (zh) | 一种沟槽型功率器件 | |
| CN109860308B (zh) | 一种中高压的沟槽式功率金氧半场效晶体管的结构与制造方法 | |
| Ng | Review on Methods for Trench MOSFET Gate Oxide Reliability and Switching Speed Improvement |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20240509 Address after: No. 13856 Jingshi West Road, Ping'an Street, Changqing District, Jinan City, Shandong Province, 250101 Applicant after: JINAN JINGHENG ELECTRONICS Co.,Ltd. Country or region after: China Address before: 250014 No. 51 Heping Road, Lixia District, Shandong, Ji'nan Applicant before: JINAN SEMICONDUCTOR Research Institute Country or region before: China |