CN111816709B - 一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管 - Google Patents
一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管 Download PDFInfo
- Publication number
- CN111816709B CN111816709B CN202010912954.5A CN202010912954A CN111816709B CN 111816709 B CN111816709 B CN 111816709B CN 202010912954 A CN202010912954 A CN 202010912954A CN 111816709 B CN111816709 B CN 111816709B
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- gate
- polycrystalline silicon
- layer
- epitaxy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 11
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 11
- 230000005669 field effect Effects 0.000 title claims abstract description 9
- 239000010410 layer Substances 0.000 claims abstract description 118
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 68
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 238000000407 epitaxy Methods 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 9
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 8
- 229910017604 nitric acid Inorganic materials 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000011259 mixed solution Substances 0.000 claims description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical group O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000009825 accumulation Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- 238000005034 decoration Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Abstract
本发明公开了一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管，包括一外延，所述外延生长在衬底上，一底层氧化层，呈中空U型结构；一闸极氧化层，呈中空半圆形结构，一源极多晶硅，一闸极多晶硅，一多晶硅闸间层，多晶硅闸间层位于闸极氧化层和底层氧化层之间，多晶硅闸间层下表面与底层氧化层和源极多晶硅接触；一P‑井区；一N+井区；一介电层。本发明制造简单，有效解决了闸极和源极间的漏电流在弱点处崩溃的问题，且避免电场在尖端多晶硅发生累积现象，使得晶体管耐电压更为稳定，同时不会增加阻抗的负担，耐电压部分也维持高档不变。
Description
技术领域
本发明涉及一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管，属于电子元器件、半导体、集成电路领域。
背景技术
为了提高电源的效率，达到现代电子追求的绿化科技，如何降低导通阻抗，进一步降低传导损失，并抑制使用时温度的上升，已成为亟待解决的关键问题。而对于传统功率金属氧化物半导体(MOSFET)来说，其能力已经无法满足现代电子发展需求，因此近几年开发出一种中低压结构的屏蔽闸沟槽式功率金属氧化物半导体(Shielding gate)，如图1所示，该结构低了导通阻抗，减少了许多传导损失。
如图2所示为图1的局部放大图，在生成IPO(Inter Poly Oxide)层后，进一步氧化生成侧边的闸极氧化层(Gate OX)时, 会在IPO Layer及Gate OX间角落处的发生氧化不均的现象，使得在之后的闸极多晶硅(Gate Poly)沉积时产生尖端，如图2的B处。该尖端容易在闸极与源极间产生一个弱点，导致闸极氧化层的崩溃，而若其它的设计或工艺流程存在偏差，则汲极与源极间的耐压(BVDSS)也容易因尖端处的高电场而导致不稳定的现象，甚至连UIS (Unclamped Inductive Switching) 雪崩电压都有可能因此而变差。
发明内容
为了解决现有技术存在的技术问题，本发明提供一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管（Shield Gate Trench MOSFET），避免在结构中产生尖端多晶硅，进而消除了闸极与源极间之间的弱点，有效解决了闸极和源极间的漏电流在弱点处崩溃的问题，且避免电场在尖端多晶硅发生累积现象，使得晶体管耐电压更为稳定。
本发明中主要采用的技术方案为：
一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管，包括一外延，所述外延生长在衬底上；
一底层氧化层，所述底层氧化层生长在外延上，且呈中空U型结构；
一闸极氧化层，所述闸极氧化层生长在外延上，且呈中空半圆形结构，所述闸极氧化层位于所述底层氧化层上方；
一源极多晶硅，所述源极多晶硅沉积在底层氧化层的中空U型结构中；
一闸极多晶硅，所述闸极多晶硅沉积在闸极氧化层的中空半圆形结构中；
一多晶硅闸间层，所述多晶硅闸间层位于闸极氧化层和底层氧化层之间，且所述多晶硅闸间层上表面分别与所述闸极氧化层和闸极多晶硅接触，所述多晶硅闸间层下表面分别与所述底层氧化层和源极多晶硅接触；
一P-井区，所述P-井区沉积在闸极氧化层外侧的外延上；
一N+井区，所述N+井区位于闸极氧化层顶部两侧，且所述N+井区上表面与P-井区上表面齐平；
一介电层，所述介电层位于所述闸极氧化层和P-井区层的上方，
一金属层，所述金属层生长在所述介电层上方，且所述金属层底部延伸端穿过介电层延伸至P-井区。
优选地，所述源极多晶硅注入底层氧化层的中空U型结构中后，采用化学机械研磨对其表面进行平坦化处理。
优选地，经过源极多晶硅蚀刻和底层氧化层蚀刻之后，底层氧化层上端面比源极多晶硅上端面低。
优选地， 采用热氧化工艺生成的闸极氧化层以及后续沉积的闸极多晶硅经刻蚀后，闸极多晶硅上端面低于闸极氧化层上端面。
有益效果：本发明提供一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管，制造简单，由于多晶硅没有尖端外型，不易累积电场，有效解决了闸极和源极间的漏电流在弱点处崩溃的问题，使得晶体管耐电压更为稳定，同时不会增加阻抗的负担，耐电压部分也维持高档不变。
附图说明
图1为现有金属氧化物半导体的结构图；
图2为图1中A的局部放大图；
图3为本发明的整体结构图；
图4为本发明的步骤1的结构图；
图5为本发明的步骤2的结构图；
图6为本发明的步骤3的结构图；
图7为本发明的步骤4的结构图；
图8为本发明的步骤5的结构图；
图中：外延1、底层氧化层2、闸极氧化层3、源极多晶硅4、闸极多晶硅5、多晶硅闸间层6、P-井区7、N+井区8、介电层9、金属层10。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管，包括一外延1，所述外延1生长在衬底上；
一底层氧化层2，所述底层氧化层2生长在外延1上，且呈中空U型结构；
一闸极氧化层3，所述闸极氧化层3生长在外延1上，且呈中空半圆形结构，所述闸极氧化层3位于所述底层氧化层2上方；
一源极多晶硅4，所述源极多晶硅4沉积在底层氧化层2的中空U型结构中；
一闸极多晶硅5，所述闸极多晶硅5沉积在闸极氧化层3的中空半圆形结构中；
一多晶硅闸间层6，所述多晶硅闸间层6位于闸极氧化层3和底层氧化层2之间，且所述多晶硅闸间层6上表面分别与所述闸极氧化层3和闸极多晶硅5接触，所述多晶硅闸间层6下表面分别与所述底层氧化层2和源极多晶硅4接触；
一P-井区7，所述P-井区7沉积在闸极氧化层3外侧的外延1上；
一N+井区8，所述N+井区8位于闸极氧化层3顶部两侧，且所述N+井区8上表面与P-井区7上表面和闸极氧化层3上表面齐平；
一介电层9，所述介电层9位于所述闸极氧化层3和P-井区层7的上方；
一金属层10，所述金属层10生长在所述介电层9上方，且所述金属层10底部延伸端穿过介电层9延伸至P-井区7。
优选地，所述源极多晶硅4注入底层氧化层2的中空U型结构中后，采用化学机械研磨对其表面进行平坦化处理。
优选地，经过源极多晶硅4蚀刻和底层氧化层2蚀刻之后，底层氧化层2上端面比源极多晶硅4上端面低。
优选地， 采用热氧化工艺生成的闸极氧化层3以及后续沉积的闸极多晶硅5经刻蚀后，闸极多晶硅5上端面低于闸极氧化层3上端面。
本发明的制造工艺流程如下：
步骤1：对外延1使用第一道Trench光罩后，依次在外延上使用硝酸(HNO3)及氢氟酸(HF)的混合液来进行等向性的湿蚀刻及以气态的化学蚀刻剂来和外延硅产生反应的电浆非等向性干蚀刻形成酒杯状的蚀刻结构，如图4所示；
步骤2：利用水蒸气作为硅的氧化源，并以900℃~1200℃热氧化的工艺制程在酒杯状的蚀刻结构中形成底层氧化层2后，再以低压化学气相沉积法(LPCVD)沉积内掺杂浓度约为1e17 cm-3 -1e19 cm-3的多晶硅作为源极多晶硅4，加以化学机械研磨(CMP)后如图5所示；
步骤3：依次对源极多晶硅4和底层氧化层2进行湿蚀刻，同样以硝酸(HNO3)及氢氟酸(HF)的混合液来蚀刻源极多晶硅4，而以单纯的氢氟酸(HF)来蚀刻底层氧化层2，为了完全将延着酒杯状的氧化层清除，如图6所示，所以底层氧化层2的上表面比源极多晶硅4上表面低；
步骤4：采用热氧化工艺同步形成多晶硅闸间层6及闸极氧化层3，使用的氧化源为纯氧，温度同样介于900℃-1200℃，如图7所示；
步骤5：同样以低压化学气相沉积法(LPCVD)再次进行闸极多晶硅5沉积，并以硝酸(HNO3)及氢氟酸(HF)的混合液对其进行湿蚀刻后，如图8所示；
步骤6：后续的工艺制程和一般制程无异，经由P-井区及N+井区的布值(能量约为50KeV ~100KeV，而浓度约为1e13 cm-3 ~1e16 cm-3)、900℃~1200℃的退火、ILD介电质薄膜厚度为10000Å及金属层厚度4um，沉积后形成图3的完整结构。
本发明仅仅于原本的制程工艺中在硅的干式蚀刻前使用一道湿式蚀刻，最后便可做出一个酒杯式(Wineglass)的结构，如图3所示，此结构避免了原始结构中会产生的尖端多晶硅（如图2所示），因此电场不会轻易累积于此处，不仅耐电压更为稳定，其闸源极间的漏电流也没有弱点处供其崩溃。此新结构利用了简单的工艺制程就可改善其原结构的弱点，但其特性并无太大变化，不仅不会增加阻抗的负担，而且耐电压部分也维持高档不变。
本发明中，制作流程中的湿蚀刻及干蚀刻条件属于常规技术，本领域技术人员可根据实际需求进行条件选择。
本发明中沟槽生成的深度、底层氧化层的厚度、多晶硅闸间层的厚度与闸极氧化层的厚度，本领域技术人员可根据实际情况进行选择。
表1 100V产品仿真的结果对比表
| 位置 | 该处最大电场(V/cm) | 元件耐压(V) |
| B | 1.09e06 | 106 |
| C | 2.3e05 | 109 |
如表1所示，以100V产品为例，提供了本发明的晶体管和现有产品仿真结果，由表可知，两者的耐电压相近，但是现有产品(图2)在B处的最大电场要远大于本发明(图3)在C处的最大电场。这是由于本发明的多晶硅结构如图3的C处所示，并不存在如图2的B处所示的尖端结构，因而不易累积电场，有效解决了闸极和源极间的漏电流在弱点处崩溃的问题，使得晶体管耐电压更为稳定，同时不会增加阻抗的负担，耐电压部分也维持高档不变。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (3)
1.一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管制备方法，其特征在于，具体制备如下：
步骤1：对外延使用第一道Trench光罩后，依次在外延上使用硝酸及氢氟酸的混合液来进行等向性的湿蚀刻及以气态的化学蚀刻剂来和外延产生反应的电浆非等向性干蚀刻形成酒杯状的蚀刻结构；
步骤2：利用水蒸气作为硅的氧化源，并以900℃~1200℃热氧化的工艺制程在酒杯状的蚀刻结构中形成底层氧化层后，再以低压化学气相沉积法沉积内掺杂浓度为1e17 cm-3 -1e19 cm-3的多晶硅作为源极多晶硅，加以化学机械研磨；
步骤3：依次对源极多晶硅和底层氧化层进行湿蚀刻，以硝酸及氢氟酸的混合液来蚀刻多晶硅，以单纯的氢氟酸来蚀刻底层氧化层，为了完全将延着酒杯状的氧化层清除，所以底层氧化层的上表面比源极多晶硅上表面低；
步骤4：采用热氧化工艺同步形成多晶硅闸间层及闸极氧化层，使用的氧化源为纯氧，温度同样介于900℃-1200℃；
步骤5：以低压化学气相沉积法再次进行闸极多晶硅沉积，并以硝酸及氢氟酸的混合液对其进行湿蚀刻；
步骤6:后续的工艺制程和常规制程相同。
2.根据权利要求1所述的一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管制备方法，其特征在于,包括一外延，所述外延生长在衬底上；
一底层氧化层，所述底层氧化层生长在外延上，且呈中空U型结构；
一闸极氧化层，所述闸极氧化层生长在外延上，且呈中空半圆形结构，所述闸极氧化层位于所述底层氧化层上方；
一源极多晶硅，所述源极多晶硅沉积在底层氧化层的中空U型结构中, 经过源极多晶硅蚀刻和底层氧化层蚀刻之后，底层氧化层上端面比源极多晶硅上端面低；
一闸极多晶硅，所述闸极多晶硅沉积在闸极氧化层的中空半圆形结构中, 采用热氧化工艺生成的闸极氧化层以及后续沉积的闸极多晶硅经刻蚀后，闸极多晶硅上端面低于闸极氧化层上端面；
一多晶硅闸间层，所述多晶硅闸间层位于闸极氧化层和底层氧化层之间，且所述多晶硅闸间层上表面分别与所述闸极氧化层和闸极多晶硅接触，所述多晶硅闸间层下表面分别与所述底层氧化层和源极多晶硅接触；
一P-井区，所述P-井区沉积在闸极氧化层外侧的外延上；
一N+井区，所述N+井区位于闸极氧化层顶部两侧，且所述N+井区上表面与P-井区上表面齐平；
一介电层，所述介电层位于所述闸极氧化层和P-井区层的上方；
一金属层，所述金属层生长在所述介电层上方，且所述金属层底部延伸端穿过介电层延伸至P-井区。
3.根据权利要求1所述的一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管制备方法，其特征在于，所述源极多晶硅注入底层氧化层的中空U型结构中后，采用化学机械研磨对其表面进行平坦化处理。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010912954.5A CN111816709B (zh) | 2020-09-03 | 2020-09-03 | 一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010912954.5A CN111816709B (zh) | 2020-09-03 | 2020-09-03 | 一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111816709A CN111816709A (zh) | 2020-10-23 |
| CN111816709B true CN111816709B (zh) | 2021-06-11 |
Family
ID=72859915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010912954.5A Active CN111816709B (zh) | 2020-09-03 | 2020-09-03 | 一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111816709B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116259544B (zh) * | 2023-05-15 | 2023-08-08 | 江苏应能微电子股份有限公司 | 一种屏蔽闸沟槽式功率金属氧化物半导体制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090291543A1 (en) * | 2008-05-23 | 2009-11-26 | Martin Poelzl | Method for Manufacturing a Field Plate in a Trench of a Power Transistor |
| CN103311299A (zh) * | 2012-03-09 | 2013-09-18 | 飞兆半导体公司 | 具有漏斗形沟槽的屏蔽栅极mosfet装置 |
| US20140287574A1 (en) * | 2013-03-22 | 2014-09-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having field plate electrode |
-
2020
- 2020-09-03 CN CN202010912954.5A patent/CN111816709B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090291543A1 (en) * | 2008-05-23 | 2009-11-26 | Martin Poelzl | Method for Manufacturing a Field Plate in a Trench of a Power Transistor |
| CN103311299A (zh) * | 2012-03-09 | 2013-09-18 | 飞兆半导体公司 | 具有漏斗形沟槽的屏蔽栅极mosfet装置 |
| US20140287574A1 (en) * | 2013-03-22 | 2014-09-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having field plate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111816709A (zh) | 2020-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20130031205A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN103035521B (zh) | 实现少子存储层沟槽型igbt的工艺方法 | |
| CN114038751A (zh) | 一种上下结构的屏蔽栅mosfet器件的制作方法 | |
| CN113053738A (zh) | 一种分裂栅型沟槽mos器件及其制备方法 | |
| CN105655402A (zh) | 低压超结mosfet终端结构及其制造方法 | |
| CN106876256A (zh) | SiC双槽UMOSFET器件及其制备方法 | |
| CN114927559A (zh) | 一种新型碳化硅基超结沟槽型mosfet及制备方法 | |
| CN109216257B (zh) | Ldmos的隔离结构的制造方法 | |
| CN111816709B (zh) | 一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管 | |
| CN107039535A (zh) | 电容器件及其形成方法 | |
| CN114361251A (zh) | 一种分裂栅功率mos器件的制备方法 | |
| CN104253050B (zh) | 一种槽型横向mosfet器件的制造方法 | |
| CN105810583A (zh) | 横向绝缘栅双极型晶体管的制造方法 | |
| CN109216256B (zh) | 沟槽隔离结构及其制造方法 | |
| CN106684132B (zh) | 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法 | |
| CN112951715B (zh) | 沟槽栅结构及沟槽型场效应晶体管结构的制备方法 | |
| CN112309853A (zh) | 屏蔽栅极沟槽结构的制备方法 | |
| TWI524524B (zh) | 功率半導體元件之製法及結構 | |
| CN113363315A (zh) | 平面t型栅晶体管原胞结构及制作方法 | |
| CN109216174B (zh) | 半导体器件的分裂栅结构及其制造方法 | |
| CN108511346B (zh) | Ldmos器件的制造方法 | |
| CN106601734B (zh) | 一种整体型碳化硅达林顿管及其制作方法 | |
| CN105161526A (zh) | 提高垂直导电结构 SiC MOSFET沟道迁移率的方法 | |
| CN105225957A (zh) | 沟槽型功率器件制作方法和沟槽型功率器件 | |
| CN110729196A (zh) | 一种降低沟槽型金属氧化物半导体导通电阻的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: Building 4 (8th and 9th floor), No. 5 Chuangzhi Road, Tianning District, Changzhou City, Jiangsu Province, 213000 Patentee after: Jiangsu Yingneng Microelectronics Co.,Ltd. Address before: 213022 building 8-5, Huashan Road, Xinbei District, Changzhou City, Jiangsu Province Patentee before: JIANGSU APPLIED POWER MICROELECTRONICS Co.,Ltd. |