KR20130031205A - 반도체 장치 및 그 제조 방법 - Google Patents

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타케루 마츠오카
노부유키 사토
시게아키 하야세
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Abstract

실시 형태에 따른 반도체 장치는, 제1 도전형의 반도체층과, 상기 반도체층 위에 설치된 제2 도전형의 복수 개의 제1 반도체 영역과, 상기 복수 개의 제1 반도체 영역 각각의 위에 설치된 제1 도전형의 제2 반도체 영역과, 상기 복수 개의 제1 반도체 영역 각각의 사이에 위치하는 제1 전극으로서, 상기 반도체층, 상기 복수 개의 제1 반도체 영역 각각 및 상기 제2 반도체 영역에 제1 절연막을 통해 접하는 상기 제1 전극과, 상기 제1 전극 아래에 설치되며, 제2 절연막을 통해 상기 반도체층에 접하는 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 개재된 절연층과, 상기 반도체층에 전기적으로 접속된 제3 전극 및 상기 제2 반도체 영역에 접속된 제4 전극을 구비하며, 상기 제1 전극은, 상기 제2 전극의 상단에 대향하는 제1 부분과, 상기 제1 부분에 접속되며, 상기 반도체층으로부터 상기 제2 반도체 영역의 방향을 향해 연장된 서로 대향하는 한 쌍의 제2 부분을 가지며, 상기 한 쌍의 제2 부분 각각은 상기 제1 절연막을 따라 설치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
[관련 출원의 상호참조]
본 출원은 2011년 9월 20일자로 출원된 일본특허출원 제2011-204530호에 기초하여 우선권을 주장하며, 일본특허출원 제2011-204530호의 모든 내용은 참조로서 여기에 포함된다.
상하 전극 구조의 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)은 대전류, 고내압의 스위칭 전원에 내장되어 있다. 이 외에, 이러한 종류의 소자에 대해서는 노트북을 비롯한 이동 통신 기기 등의 스위칭 소자로서의 용도가 급증하고 있다. 이동 통신 기기 등에는 AC-DC 컨버터로 대표되는 동기 정류 회로 등이나 DC-DC 컨버터가 내장되어 있다.
이동 통신 기기 등의 스위칭 소자로서 사용하려면, 이러한 종류의 소자가 에너지 절약인 것이 바람직하다. 에너지 절약을 구현시키기 위해서는 이러한 종류의 소자가 낮은 온(ON) 저항을 갖도록 하는 것도 하나의 수단이다.
예컨대, 낮은 온 저항화를 이루는 방법에 대해서는 게이트 전극 아래에 필드 플레이트 전극을 설치하는 방법이 주목을 받고 있다. 게이트 전극 아래에 필드 플레이트 전극을 설치함으로써 드리프트층의 공핍화가 촉진됨과 아울러, 드리프트층의 불순물 농도를 증가시킬 수 있다. 이에 따라, 이러한 종류의 소자의 낮은 온 저항화가 구현된다. 그리고, 이러한 종류의 소자가 더 에너지 절약이 되기 위해서는 낮은 온 저항 외에 저 스위칭 손실이 요구되고 있다.
본 발명의 실시 형태는 스위칭 손실이 작은 반도체 장치 및 그 제조 방법을 제공한다.
실시 형태에 따른 반도체 장치는, 제1 도전형의 반도체층과, 상기 반도체층 위에 설치된 제2 도전형의 복수 개의 제1 반도체 영역과, 상기 복수 개의 제1 반도체 영역 각각의 위에 설치된 제1 도전형의 제2 반도체 영역과, 상기 복수 개의 제1 반도체 영역 각각의 사이에 위치하는 제1 전극으로서, 상기 반도체층, 상기 복수 개의 제1 반도체 영역 각각 및 상기 제2 반도체 영역에 제1 절연막을 통해 접하는 상기 제1 전극과, 상기 제1 전극 아래에 설치되며, 제2 절연막을 통해 상기 반도체층에 접하는 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 개재된 절연층과, 상기 반도체층에 전기적으로 접속된 제3 전극 및 상기 제2 반도체 영역에 접속된 제4 전극을 구비하며, 상기 제1 전극은, 상기 제2 전극의 상단에 대향하는 제1 부분과, 상기 제1 부분에 접속되며, 상기 반도체층으로부터 상기 제2 반도체 영역의 방향을 향해 연장된 서로 대향하는 한 쌍의 제2 부분을 가지며, 상기 한 쌍의 제2 부분 각각은 상기 제1 절연막을 따라 설치되어 있다.
본 발명의 실시 형태에 따르면, 스위칭 손실이 작은 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 모식도로서, (a)는 평면 모식도, (b)는 (a)의 X-Y선을 따른 위치의 단면 모식도, (c)는 게이트 전극의 하단의 주변의 확대도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 3은 제1 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 4는 제1 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 5는 제1 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 6은 제1 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 7은 제1 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 8은 참고예에 따른 반도체 장치의 단면 모식도이다.
도 9는 제2 실시 형태에 따른 반도체 장치의 단면 모식도이다.
도 10은 제2 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 11은 제2 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 12는 제3 실시 형태에 따른 반도체 장치의 단면 모식도이다
도 13은 제4 실시 형태에 따른 반도체 장치의 단면 모식도이다.
이하, 도면을 참조하면서 실시 형태에 대해 설명한다. 이하의 설명에서는 동일한 부재에는 동일한 부호를 붙이고 한 번 설명한 부재에 대해서는 적당히 그 설명을 생략한다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 반도체 장치의 모식도로서, (a)는 평면 모식도, (b)는 (a)의 X-Y선을 따른 위치의 단면 모식도, (c)는 게이트 전극의 하단의 주변의 확대도이다. 도 1(a)에는 도 1(b)의 A-B 절단면을 위에서 본 모습이 도시되어 있다.
반도체 장치(1)는 상하 전극 구조를 구비한 MOSFET이다.
반도체 장치(1)는 n-형의 드리프트층(반도체층)(11)과, 드리프트층(11) 위에 설치된 p형의 복수 개의 베이스 영역(제1 반도체 영역)(12)과, 복수 개의 베이스 영역(12) 각각의 위에 설치된 n+형의 소스 영역(제2 반도체 영역)(13)과, 복수 개의 베이스 영역(12) 각각의 위에 설치된 p+형의 컨택 영역(제3 반도체 영역)(15A)을 구비한다.
예컨대, n+형의 드레인층(10) 위에 n-형의 드리프트층(11)이 설치되어 있다. 드리프트층(11)의 상측에는 p형의 베이스 영역(12)이 선택적으로 설치되어 있다. 베이스 영역(12)의 표면(상면)(12s)에는 n+형의 소스 영역(13)이 선택적으로 설치되어 있다. 또한, 베이스 영역(12)의 표면(12s)에는 정공(홀) 추출 영역인 p+형의 컨택 영역(15A)이 선택적으로 설치되어 있다. 소스 영역(13)은 컨택 영역(15A)에 접촉해 있다.
반도체 장치(1)는 게이트 전극(제1 전극)(20)과 필드 플레이트 전극(제2 전극)(22)을 구비한다. 게이트 전극(20)은 복수 개의 베이스 영역(12) 각각의 사이에 위치한다. 게이트 전극(20)은 드리프트층(11), 복수 개의 베이스 영역(12) 각각 및 소스 영역(13)에 게이트 절연막(제1 절연막)(25)을 통해 접해 있다. 필드 플레이트 전극(22)은 게이트 전극(20) 아래에 설치되며, 필드 플레이트 절연막(제2 절연막)(21)을 통해 드리프트층(11)에 접해 있다.
예컨대, 소스 영역(13)의 표면(13s)으로부터 베이스 영역(12)을 관통하여 드리프트층(11)에까지 도달하는 트렌치(20)가 형성된 후에, 이 트렌치(20) 내에 필드 플레이트 전극(22)과 게이트 전극(20)이 설치되어 있다. 트렌치(20)의 형성에 대해서는 나중에 설명한다. 예컨대, 트렌치(20) 내에 필드 플레이트 절연막(21)을 통해 드리프트층(11)으로부터 드레인층(10)의 방향을 향해 필드 플레이트 전극(22)이 연장되어 설치되어 있다. 필드 플레이트 절연막(21)의 상단(21u)은 필드 플레이트 전극(22)의 상단(22u)보다 상측에 위치해 있다. 필드 플레이트 전극(22)의 상단(22u)은 베이스 영역(12)의 이면(하면)(12b)보다 낮다. 이 필드 플레이트 전극(22)의 존재에 의해, 드리프트층(11)의 불순물 농도를 증가시켜도 드리프트층(11)의 공핍화가 촉진한다. 그 결과, 반도체 장치(1)에 있어서는 고내압과 낮은 온 저항이 실현된다.
나아가, 트렌치(20) 내에는 필드 플레이트 전극(22)의 상측에 있어서, 게이트 절연막(25)을 통해 게이트 전극(26)이 설치되어 있다. 게이트 전극(26)의 표면(26s)은 베이스 영역(12)의 표면(12s)보다 높다. 게이트 전극(26)의 하단(26d)은 베이스 영역(12)의 이면(12b)보다 낮다. 게이트 전극(26)과 필드 플레이트 전극(22) 사이에는 절연층(27)이 개재되어 있다. 복수 개의 베이스 영역(12)이 나란히 배열된 방향에서의 필드 플레이트 절연막(21)의 두께는 복수 개의 베이스 영역(12)이 나란히 배열된 방향에서의 게이트 절연막(25)의 두께 및 절연층(27)의 두께보다 두껍다.
반도체 장치(1)에 있어서는, 게이트 전극(26)이 트렌치(20) 내에 완전히 매립되어 있지 않다. 게이트 전극(26)에는 게이트 전극(26)의 표면(26s) 측으로부터 드리프트층(11)의 이면(11b) 측을 향해 트렌치(26t)가 설치되어 있다. 예컨대, 도 1(b)의 단면 모식도에서는 게이트 전극(26)이 "U"자에 가까운 형상으로 되어 있다. 소스 영역(13)의 일부의 위, 게이트 전극(26)의 위 및 트렌치(26t) 내에는 층간 절연막(30)이 설치되어 있다. 층간 절연막(30)은 게이트 전극(26)의 트렌치(26t) 내에 매립되어 있다.
반도체 장치(1)에 있어서는, 게이트 전극(26)의 하부에 돌기부(26a)가 설치되어 있다. 돌기부(26a)는 필드 플레이트 전극(22) 측으로 돌출되어 있다(도 1(c) 참조). 게이트 전극(26)의 돌기부(26a)와 필드 플레이트 전극(22)의 사이에 절연층(27)이 개재되어 있다.
게이트 전극(26)은 필드 플레이트 전극(22)의 상단(22u)에 대향하는 제1 부분(26-1)과, 제1 부분(26-1)에 접속된 한 쌍의 제2 부분(26-2)을 갖는다. 한 쌍의 제2 부분(26-2)은 드리프트층(11)으로부터 베이스 영역(12)의 방향을 향해 연장되어 서로 대향해 있다. 한 쌍의 제2 부분(26-2) 각각은 게이트 절연막(25)을 따라 설치되어 있다.
제1 부분(26-1)의 하단(26d1)과 드리프트층(11)의 이면(11b) 사이의 거리(d1)는 제2 부분(26-2)의 하단(26d2)과 드리프트층(11)의 이면(11b) 사이의 거리(d2)보다 짧다.
드리프트층(11)의 이면(11b) 측에 있어서, 드리프트층(11)에 드레인 전극(제3 전극)(50)이 전기적으로 접속되어 있다. 소스 영역(13) 및 컨택 영역(15A)에는 소스 전극(제4 전극)(51)이 접속되어 있다. 필드 플레이트 전극(22)은 소스 전극(51)에 전기적으로 접속되어 있다.
여기서, 층간 절연막(30)은 소스 전극(13)과 게이트 전극(26) 사이에 설치되어 있다. 층간 절연막(30)의 일부(30a)는 게이트 전극(26)의 상단(표면(26s))보다 하측에 위치해 있다. 층간 절연막(30)의 일부(30a)는 게이트 전극(26)에 의해 둘러싸여 있다. 층간 절연막(30)의 일부(30a)는 게이트 전극(26)의 한 쌍의 제2 부분(26-2)에 의해 끼여져 있다.
실시 형태에서는, n형(n+형, n-형을 포함함)을 제1 도전형, p형(p+형, p-형을 포함함)을 제2 도전형이라고 칭할 수도 있다. 제1 도전형의 불순물로는, 예컨대, 비소(As), 인(P) 등을 들 수 있다. 제2 도전형의 불순물로는, 예컨대, 붕소(B), 불화 붕소(BF2 +) 등을 들 수 있다.
또한, 실시 형태에서는 필드 플레이트 전극(22)은 도전층이고, 소스 전극(51)에 전기적으로 접속된 것에서, 필드 플레이트 전극(22)을 단순히 "소스 전극"이라고 칭할 수도 있다.
드레인층(10), 드리프트층(11), 베이스 영역(12), 소스 영역(13), 컨택 영역(15A)의 주성분은, 예컨대, 규소(Si)이다. 필드 플레이트 전극(22) 및 게이트 전극(26)의 재질은, 예컨대, 제1 도전형의 불순물을 포함하는 폴리실리콘, 비정질 실리콘 등이다. 필드 플레이트 절연막(21), 게이트 절연막(25), 절연층(27) 및 층간 절연막(30)의 재질은, 예컨대, 산화 규소(SiO2)이다.
반도체 장치(1)의 제조 과정에 대해 설명한다.
도 2 내지 도 7은 제1 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
도 2(a)에 도시한 바와 같이, 반도체 기판인 드레인층(10)을 준비한 후, 드레인층(10) 위에 에피택셜 성장에 의해 드리프트층(11)을 형성한다. 혹은, 드레인층(10) 위에 미리 드리프트층(11)이 형성된 웨이퍼형의 반도체 적층체를 준비할 수도 있다.
다음, 도 2(b)에 도시한 바와 같이, 드리프트층(11)에 드리프트층(11)의 표면(11s)으로부터 드리프트층(11)의 이면(11b)을 향해 트렌치(20)(제1 트렌치)를 선택적으로 형성한다. 예컨대, 드리프트층(11)의 표면(11s)을 선택적으로 개구하는 마스크(90)를 포토리소그래피 기술, 반응성 이온 에칭(Reactive Ion Etching, RIE)에 의해 드리프트층(11) 위에 형성한다. 마스크(90)의 재질은 산화물(예컨대, 산화 규소)이다. 계속해서, 마스크(90)로부터 개구된 드리프트층(11)의 표면(11s)에 반응성 이온 식각을 실시한다. 이에 따라, 트렌치(20)에는 드리프트층(11)의 표면(11s)으로부터 드리프트층(11)의 이면(11b)을 향해 트렌치(20)가 선택적으로 형성된다.
다음, 도 3(a)에 도시한 바와 같이, 트렌치(20)의 내벽에 필드 플레이트 절연막(21)을 형성한다. 계속해서, 트렌치(20) 내에 필드 플레이트 절연막(21)을 통해 필드 플레이트 전극(22)을 형성한다. 필드 플레이트 절연막(21)은, 예컨대, 열산화법 또는 CVD(Chemical Vapor Deposition) 등으로 형성된다. 그 후, 필드 플레이트 전극(22)을 CVD 등으로 형성한다.
실시 형태에서는, 필드 플레이트 전극(22)에 n형 불순물을 확산시킬 수도 있다. 예컨대, 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하는 필드 플레이트 전극(22)을 일단 형성한 후, 옥시염화인(POCl3) 분위기를 필드 플레이트 전극(22)에 노출하고, 필드 플레이트 전극(22) 내에 인(P)을 열확산시킨다. 혹은, CVD의 원료인 실란(SiH4) 등에 포스핀(PH3) 등을 혼재시키고, CVD 중의 감압 상태를 유지하면서 필드 플레이트 전극(22) 중에 인(P)을 확산시킬 수도 있다.
다음, 도 3(b)에 도시한 바와 같이, 필드 플레이트 전극(22)의 상단(22u)을 화학 건식 식각에 의해 에치백한다. 이에 따라, 필드 플레이트 전극(22)의 상단(22u)은 드리프트층(11)의 이면(11b) 측으로 저하한다.
후술하는 공정에서, 필드 플레이트 절연막(21)도 도 3(b)의 상태로부터 에치백되는데, 도 3(b)의 단계에서는 에치백된 후의 필드 플레이트 절연막(21)의 상단(21u)보다 필드 플레이트 전극(22)의 상단(22u)이 낮아지도록 조정한다.
다음, 도 4(a)에 도시한 바와 같이, 필드 플레이트 전극(22) 위에 희생층(40)을 형성한다. 희생층(40)의 재질은 유기계 레지스트이다. 희생층(40)의 재료로는 산화막용 습식 식각제(예컨대, 불화 수소(HF)계의 수용액)에 대해 높은 내성을 갖는 재료를 선택한다. 희생층(40)은 포토리소그래피 등에 의해 형성할 수도 있고, 도포법 등 및 에치백에 의해 형성할 수도 있다.
다음, 도 4(b)에 도시한 바와 같이, 필드 플레이트 절연막(21)의 상단(21u)이 희생층(40)의 하단(40d)보다 낮아지지 않도록 필드 플레이트 절연막(21)의 상단(21u)을 에치백한다.
예컨대, 희생층(40)을 마스크로 하여 HF계 수용액의 습식 식각제로 필드 플레이트 절연막(21)의 상단(21u)을 에치백한다. 이 에치백에서는 필드 플레이트 절연막(21)의 상단(21u)이 필드 플레이트 전극(22)의 상단(22u)보다 높아지도록 조정한다.
식각 속도가 너무 빠르면 식각 속도의 불균일에 의해 일부의 필드 플레이트 절연막(21)의 상단(21u)이 필드 플레이트 전극(22)의 상단(22u)보다 낮아지는 경우가 있다. 실시 형태에서는 이 현상을 억제하기 위해, 식각 속도가 느려지는 습식 식각 용액을 사용할 수도 있다. 이 후, 희생층(40)을 애싱 또는 유기 용제에 의해 제거한다.
다음, 도 5(a)에 도시한 바와 같이, 필드 플레이트 전극(22) 위에 절연층(27)을 형성함과 아울러, 필드 플레이트 절연막(21)의 상측의 트렌치(20)의 내벽에 게이트 절연막(25)을 형성한다. 절연층(27)과 게이트 절연막(25)은 열산화법에 의해 형성한다. 절연층(27)과 게이트 절연막(25)은 동시에 형성할 수도 있다.
이 단계에서는, 절연층(27)의 두께를 필드 플레이트 절연막(21)의 두께보다 얇아지도록 조정하기 때문에, 절연층(27)의 표면(27s)보다 필드 플레이트 절연막(21)의 상단(21u)이 높아진다. 즉, 절연층(27)의 표면(27s)과 필드 플레이트 절연막(21)의 상단(21u)에 단차가 생긴다.
다음, 도 5(b)에 도시한 바와 같이, 절연층(27)의 위 및 게이트 절연막(25)의 위에 게이트 전극(26)을 형성한다. 게이트 전극(26)은 CVD 등으로 형성된다.
실시 형태에서는, 게이트 전극(26)에 n형 불순물을 열확산시킬 수도 있다. 예컨대, 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하는 게이트 전극(26)을 일단 형성한 후, 옥시염화인(POCl3) 분위기를 게이트 전극(26)에 노출하고, 게이트 전극(26) 내에 인(P)을 열확산시킬 수도 있다. 혹은, CVD의 원료인 실란(SiH4) 등에 포스핀(PH3) 등을 혼재시키고, CVD 중의 감압 상태를 유지하면서 게이트 전극(26) 중에 인(P)을 확산시킬 수도 있다.
실시 형태에서는, 게이트 전극(26)을 형성하는 공정에 있어서 트렌치(20) 내에 게이트 절연막(25)을 통해 게이트 전극을 완전히 매립하지 않는다. 이에 따라 게이트 전극(26)에는 게이트 전극(26)의 표면(26s) 측으로부터 드리프트층(11)의 이면(11b) 측을 향해 트렌치(26t)(제2 트렌치)가 형성된다.
게이트 전극(26)은 절연층(27)의 표면(27s)과 필드 플레이트 절연막(21)의 상단(21u)의 위에 형성되기 때문에, 도 1(c)에 도시한 돌기부(26a)가 형성된다.
다음, 도 6(a)에 도시한 바와 같이, 게이트 전극(26)의 트렌치(26t) 내에 희생층(41)을 형성한다. 희생층(41)의 재질은 유기계 레지스트 또는 산화물(예컨대, 산화 규소)이다. 희생층(41)의 재료로는 반도체층용 습식 식각제(예컨대, 불산계의 수용액, 알칼리계의 수용액 등) 혹은 건식 식각제(예컨대, 불산계 가스, 알칼리계의 가스 등)에 대해 높은 내성을 갖는 재료를 선택한다. 희생층(41)은 유기계 레지스트이면 포토리소그래피 등에 의해 형성할 수도 있고, 산화물계이면 CVD법이나 도포법 등으로 성막후, 에치백에 의해 형성할 수도 있다.
다음, 도 6(b)에 도시한 바와 같이, 게이트 전극(26)의 잉여 부분을 식각하여 드리프트층(11) 위에 형성된 게이트 절연막(25)의 표면(25s)의 높이와 게이트 전극(26)의 표면(26s)의 높이를 대략 동일하게 한다. 게이트 전극(26)의 잉여 부분에 대해서는 식각 외에, CMP(Chemical Mechanical Polishing)에 의해 제거할 수도 있다. 이 후, 희생층(41)을 애싱 또는 유기 용제에 의해 제거한다. 희생층(41)의 재질이 산화물인 경우에는, 희생층(41)을 제거하지 않고 다음 공정으로 진행할 수도 있다.
다음, 도 7(a)에 도시한 바와 같이, 반도체층과 게이트 전극(26)에 의해 끼인 게이트 절연막(25)과 게이트 전극(26)을 선택적으로 덮는 마스크(91)를 형성한 후, 드리프트층(11)의 표면(11s)에 베이스 영역(12)을 형성한다. 마스크(91)의 재질은 산화물(예컨대, 산화 규소)이다. 추가로, 베이스 영역(12)의 표면(12s)에 소스 영역(13)을 형성한다.
드리프트층(11)의 표면(11s)에 베이스 영역(12)을 형성하거나 베이스 영역(12)의 표면(12s)에 소스 영역(13)을 형성할 때에는 소위 카운터 이온 주입법을 이용한다.
예컨대, 드리프트층(11)의 표면(11s)에 드리프트층(11) 중의 n형 불순물의 농도를 상회하는 농도의 p형 불순물(B+, BF2 + 등)을 드리프트층(11)의 표면(11s)으로부터 원하는 깊이까지 주입한다. 이에 따라, 드리프트층(11)의 표면(11s)에 베이스 영역(12)이 미리 형성된다.
계속해서, 베이스 영역(12)의 표면(12s)에 베이스 영역(12) 중의 p형 불순물의 농도를 상회하는 농도의 n형 불순물(P+, As+ 등)을 베이스 영역(12)의 표면(12s)으로부터 원하는 깊이까지 주입한다. 이에 따라, 베이스 영역(12)의 표면(12s)에 소스 영역(13)이 형성된다.
다음, 도 7(b)에 도시한 바와 같이, 소스 영역(13)을 선택적으로 개구하는 마스크(92)를 포토리소그래피 기술, 반응성 이온 식각 등에 의해 형성한 후, 베이스 영역(12)의 표면(12s)에 컨택 영역(15A)을 형성한다.
예컨대, 소스 영역(13) 중의 n형 불순물의 농도를 상회하는 농도의 p형 불순물(B+, BF2 + 등)을 이온 주입에 의해 소스 영역(13)의 표면(13s)으로부터 베이스 영역(12)의 표면(12s)까지 주입한다. 이에 따라, 베이스 영역(12)의 표면(12s)에 컨택 영역(15A)이 형성된다. 이 후, 반도체층에 주입한 불순물의 활성화, 이온 주입에 의한 데미지 제거 등을 행하기 위해, 베이스 영역(12), 소스 영역(13) 및 컨택 영역(15A)에 열처리를 행한다.
이와 같이 베이스 영역(12)의 표면(12s)에는 소스 영역(13)이 선택적으로 형성됨과 아울러, 컨택 영역(15A)이 선택적으로 형성된다.
이 후, 마스크(92)의 측면을 식각하여 소스 영역(13)의 적어도 일부를 표출시킨다(도시하지 않음). 마스크(92)에 대해서는 제거하지 않고, 그대로 층간 절연막(30)에 전용한다. 계속해서, 도 1에 도시한 바와 같이, 드리프트층(11)의 이면(11b) 측에 있어서, 드리프트층(11)에 전기적으로 접속된 드레인 전극(50)과, 소스 영역(13) 및 컨택 영역(15A)에 접속된 소스 전극(51)을 스퍼터링법, 증착법 등에 의해 형성한다.
또한, 도 1, 도 7(b)에서는 층간 절연막(30)(또는 마스크(92))이 게이트 전극(26)의 트렌치(26t) 내에 완전히 매립된 상태가 예시되어 있다. 실시 형태에서는 트렌치(26t) 내를 층간 절연막(30)으로 완전히 매립하지 않아도 후술하는 효과를 얻을 수 있다.
다음, 실시 형태의 효과를 설명한다. 실시 형태의 효과를 설명하기 전에, 참고예를 설명한다. 도 8은 참고예에 따른 반도체 장치의 단면 모식도이다.
참고예에 따른 반도체 장치(100)는 n채널형의 MOSFET이다.
반도체 장치(100)에 있어서는, 소스 영역(13)의 표면(13s)으로부터 베이스 영역(12)을 관통하여 드리프트층(11)에까지 도달하는 트렌치(200)가 설치되어 있다. 트렌치(200) 내에는 게이트 절연막(250)을 통해 소스 영역(13)으로부터 드리프트층(11)의 방향을 향해 게이트 전극(260)이 연장되어 설치되어 있다. 트렌치(200) 내에 필드 플레이트 절연막(210)을 통해 소스 영역(13)으로부터 드리프트층(11)의 방향을 향해 필드 플레이트 전극(220)이 연장되어 설치되어 있다. 필드 플레이트 전극(220)은 소스 전극(51)에 전기적으로 접속되어 있다.
반도체 장치(100)는 필드 플레이트 전극(220)이 게이트 전극(260)에 의해 끼인 구조를 갖는다. 필드 플레이트 전극(220)의 상단(220u)의 높이는 소스 영역(13)의 표면(13s)의 높이와 대략 동일하다. 필드 플레이트 전극(220)과 게이트 전극(260) 사이에는 절연층(270)이 개재되어 있다. 절연층(270)은 한 개의 필드 플레이트 전극(220)의 양측에 2개 설치되어 있다. 절연층(270)은 소스 영역(13)으로부터 드리프트층(11)의 방향을 향해 연장되어 설치되어 있다. 절연층(270)이 소스 영역(13)으로부터 드리프트층(11)의 방향을 향해 연장되는 길이는 도 1에 도시한 절연층(27)이 드리프트층(11)의 이면(11b)에 대해 대략 평행하게 연장되는 길이보다 길다. 필드 플레이트 절연막(210), 게이트 절연막(250) 및 절연층(270)의 재질은, 예컨대, 산화 규소(SiO2)이다.
필드 플레이트 전극(220)이 설치된 것에 의해 반도체 장치(100)의 오프 상태에서는 드리프트층(11)의 공핍화가 촉진된다. 이에 따라, 반도체 장치(100)는 고내압을 유지한다. 반도체 장치(100)에 있어서는 드리프트층(11)의 공핍화가 촉진되므로, 드리프트층(11)의 불순물 농도를 높게 설정할 수 있다. 그 결과, 드리프트층(11)의 저항이 저하한다.
그러나, 반도체 장치(100)에 있어서는 필드 플레이트 전극(220)과 게이트 전극(260) 사이에 절연층(270)이 개재되어 있다. 따라서, 게이트 전극(260)과 소스 전극(51) 사이의 용량(Cgs)은, 게이트 절연막(250)이 베이스 영역(12) 및 소스 영역(13)을 통해 게이트 전극(260)과 소스 전극(51)에 의해 끼인 용량(Cgs1)과, 절연층(270)이 게이트 전극(26)과 필드 플레이트 전극(220)에 의해 끼인 용량(Cgs2)을 포함한다.
반도체 장치(100)에 있어서는, 절연층(270)이 소스 영역(13)으로부터 드리프트층(11)의 방향을 향해 연장되는 길이는 절연층(27)이 드리프트층(11)의 이면(11b)에 대해 대략 평행하게 연장되는 길이보다 길다. 따라서, 반도체 장치(100)의 용량(Cgs2)은 반도체 장치(1)의 용량(Cgs2)보다 커진다. 여기서, 실시 형태에 따른 반도체 장치(1)의 용량(Cgs2)이란 절연층(27)이 게이트 전극(26)과 필드 플레이트 전극(22)에 의해 끼인 용량(Cgs2)이다.
바꾸어 말하면, 실시 형태에 따른 반도체 장치(1)의 용량(Cgs2)은 반도체 장치(100)의 용량(Cgs2)에 비해 현저히 저감한다. 따라서, 반도체 장치(1)에서는 반도체 장치(100)에 비해 스위칭 손실이 현저하게 저감한다.
반도체 장치(1)에서는 게이트 전극(26)이 필드 플레이트 전극(22)에 의해 끼인 구조를 가지고 있지 않다. 반도체 장치(1)에서는 게이트 전극(26)의 하부에 돌기부(26a)를 설치하고, 돌기부(26a)의 주면과 필드 플레이트 전극(22)의 상단(22u)을 절연층(27)을 통해 대향시키고 있다. 따라서, 반도체 장치(1)에서는 게이트 전극(26)과 필드 플레이트 전극(22)이 대향하는 실질적인 면적이 현저하게 저하한다. 그 결과, 반도체 장치(1)의 용량(Cgs2)은 현저하게 저하한다.
또한, 반도체 장치(1)에서는 게이트 전극(26)의 단면이 "U"자형에 가까운 형상이므로, 게이트 하단에서의 전계 집중이 완화된다. 그 결과, 반도체 장치(1)에서는 게이트 절연막(21)의 신뢰성(산화막 경시 파괴(TDDB), 정전 파괴(ESD), 파괴 내량)이 개선되어 게이트 누설 전류가 억제된다.
또한, 참고예의 반도체 장치(100)에 있어서는 반도체층과 필드 플레이트 전극(220) 사이에 게이트 전극(260)이 존재하기 때문에, 게이트 전극(260)의 체적이 반도체 장치(1)의 게이트 전극(26)의 체적보다 작아져 버린다.
이에 반해, 실시 형태에 따른 반도체 장치(1)에 있어서는, 게이트 전극(26)의 체적을 게이트 전극(260)의 체적에 비해 증가시킬 수 있다. 이에 따라, 게이트 전극(26)의 저항을 게이트 전극(260)의 저항에 비해 더 낮출 수 있다.
또한, 실시 형태에 따른 반도체 장치(1)에 있어서는 필드 플레이트 전극(22)의 측면이 게이트 절연막(25)의 두께보다 두꺼운 필드 플레이트 절연막(21)에 의해 덮여져 있다. 이에 따라, 반도체 장치(1)는 높은 내성을 구비한다. 예컨대, 반도체 장치(1)에서는 필드 플레이트 전극(22)에 국소적인 전계가 집중해도 필드 플레이트 절연막(21)의 절연 파괴가 잘 일어나지 않게 된다.
또한, 반도체 장치(1)에서는 트렌치(20) 내에 게이트 전극(26)을 완전히 매립하지 않고, 게이트 전극(26) 내에 트렌치(26t)가 형성되도록 게이트 전극(26)을 형성하고 있다. 트렌치(20) 내에 게이트 전극(26)을 완전히 매립하는 방책에서는 이하와 같은 문제점이 있다.
게이트 전극(26)의 피치가 커질수록 게이트 전극(26)의 폭이 증가하고, 게이트 전극(26)의 용량이 필연적으로 커진다. 여기서, "폭"이란 트렌치(20)가 주기적에 배열되는 방향의 각 부재의 길이를 말한다. 게이트 전극(26)을 형성하는 성막 장치에는 막형성 능력에 한계가 있어, 게이트 전극(26)의 용량이 커질수록 반도체 장치를 제조하는 생산성이 낮아져 버린다. 또한, 게이트 전극(26)의 용량이 커질수록 게이트 전극(26)을 식각하는 식각 시간이 길어져 버려, 식각 가공 후의 게이트 전극(26)의 두께가 불균일해지기 쉬워진다. 이에 따라, 게이트 전극(26)의 저항도 불균일해지기 쉬워진다.
한편, 게이트 전극(26)의 피치가 작아질수록 트렌치(20)의 어스펙트비가 높아진다. 게이트 전극(26)은, 도 5(b)에서 도시한 바와 같이, 절연층(27)의 위 및 게이트 절연막(25)의 위로부터 게이트 전극(26)을 성장시키기 때문에, 트렌치(20)의 어스펙트비가 높아질수록 게이트 전극(26)의 내부에 보이드가 남기 쉬워진다. 게이트 전극(26)의 내부에 보이드가 형성되면, 게이트 전극(26)의 실질적인 용량이 작아져 버려 게이트 전극(26)의 저항이 증가해 버린다. 일부의 게이트 전극(26)의 내부에 보이드가 형성됨으로써 게이트 전극(26)의 저항이 불균일해져 버린다.
이에 반해, 실시 형태에서는 트렌치(20) 내에 게이트 전극(26)을 완전히 매립하지 않고, 게이트 전극(26) 내에 트렌치(26t)가 존재하도록 게이트 전극(26)을 형성한다. 이러한 방책에 따르면, 트렌치(20)의 피치와 관계없이 보다 균일한 형상의 게이트 전극(26)이 형성된다. 그 결과, 게이트 전극(26)의 저항은 잘 불균일해지지 않게 되고 반도체 장치의 생산성도 향상된다.
(제2 실시 형태)
도 9는 제2 실시 형태에 따른 반도체 장치의 단면 모식도이다. 도 9에 따른 단면 모식도는 도 1(a)의 평면 모식도의 X-Y선을 따른 위치의 단면 모식도에 대응해 있다.
제2 실시 형태에 따른 반도체 장치(2)의 기본 구조는 반도체 장치(1)와 동일하다. 예컨대, 반도체 장치(2)에 있어서도 게이트 전극(26)의 제1 부분(26-1)의 하단(26d1)과 드리프트층(11)의 이면(11b) 사이의 거리(d1)는 게이트 전극(26)의 제2 부분(26-2)의 하단(26d2)과 드리프트층(11)의 이면(11b) 사이의 거리(d2)보다 짧다. 또한, 반도체 장치(2)는 소스 전극(51)과 게이트 전극(26) 사이에 층간 절연막(30)을 구비한다. 층간 절연막(30)의 일부(30a)는 게이트 전극(26)의 상단(표면(26s))보다 하측에 위치하며, 그 일부(30a)는 게이트 전극(26)에 의해서 둘러싸여 있다.
단, 반도체 장치(2)에 있어서는, 필드 플레이트 전극(22)의 상단부(22a) 및 필드 플레이트 전극(22) 위의 절연층(28)의 적어도 어느 하나가 n형의 불순물 원소를 함유하고 있다. 제2 실시 형태에서는, 게이트 전극(26)과 필드 플레이트 전극(22) 사이의 절연층(28)의 두께를 반도체 장치(1)의 절연층(27)의 두께보다 두껍게 하기 위해, 필드 플레이트 전극(22)의 상단부(22a) 및 절연층(28)의 적어도 어느 하나에 n형의 불순물 원소를 함유시켰다. n형의 불순물 원소로는, 예컨대 비소(As) 등을 들 수 있다.
반도체 장치(2)에서는, 절연층(28)의 두께를 절연층(27)의 두께보다 더 두껍게 한 것에 의해, 게이트 전극(26)과 필드 플레이트 전극(22) 사이의 거리가 반도체 장치(1)에 비해 보다 벌어진다. 이에 따라, 반도체 장치(2)의 게이트 전극(26)과 필드 플레이트 전극(22) 사이의 용량(Cgs2)이 반도체 장치(1)의 게이트 전극(26)과 필드 플레이트 전극(22) 사이의 용량(Cgs2)보다 더 저감한다. 그 결과, 반도체 장치(2)에서는 반도체 장치(1)에 비해 스위칭 손실이 더 저감한다.
도 10 내지 도 11은 제2 실시 형태에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면 모식도이다.
예컨대, 도 2(a) 내지 도 3(b)와 동일한 제조 과정을 거친 후, 도 10(a)에 도시한 바와 같이, 필드 플레이트 전극(22)의 상단부(22a)에 선택적으로 비소(As)를 주입한다. 이 때, 필드 플레이트 절연막(21)의 잉여 부분은 비소(As)를 차단하는 마스크로서 기능한다. 이온 주입 조건은 가속 에너지가 10keV 내지 200keV이고, 도즈량이 5×1014(atoms/cm2) 내지 5×1016(atoms/cm2)이다.
다음, 도 10(b)에 도시한 바와 같이, 필드 플레이트 전극(22) 위에 희생층(40)을 형성한다.
다음, 도 11(a)에 도시한 바와 같이, 필드 플레이트 절연막(21)의 상단(21u)이 희생층(40)의 하단(40d)보다 낮아지지 않도록 필드 플레이트 절연막(21)의 상단(21u)을 에치백한다.
다음, 도 11(b)에 도시한 바와 같이, 필드 플레이트 전극(22) 위에 절연층(28)을 형성함과 아울러, 필드 플레이트 절연막(21)의 상측의 트렌치(20)의 내벽에 게이트 절연막(25)을 형성한다. 절연층(28)과 게이트 절연막(25)은 열산화법에 의해 형성한다. 절연층(28)과 게이트 절연막(25)은 동시에 형성할 수도 있다.
열처리를 실시하기 전의 필드 플레이트 전극(22)의 상단부(22a)에는 고농도의 불순물이 함유되어 있다. 따라서, 열처리 후의 절연층(28)의 두께는 증속 산화에 의해 절연층(27)의 두께보다 두꺼워진다. 즉, 열처리 중에 있어서는 게이트 절연막(25)이 성장하는 속도보다 절연층(28)이 성장하는 속도가 빨라져, 절연층(28)의 두께가 절연층(27)의 두께보다 두꺼워진다. 또한, 열산화는 온도가 750℃ 내지 900℃인 증기 분위기 하의 습식 산화로 행한다.
또한, 제2 실시 형태에 있어서도 절연층(28)의 두께를 필드 플레이트 절연막(21)의 두께보다 얇아지도록 조정한다. 이에 따라, 절연층(28)의 표면(28s)보다 필드 플레이트 절연막(21)의 상단(21u)이 높아진다. 즉, 제2 실시 형태에 있어서도 절연층(28)의 표면(28s)과 필드 플레이트 절연막(21)의 상단(21u)에 단차가 생긴다. 이 후, 도 5(b) 내지 도 7(b)와 동일한 제조 과정에 의해 반도체 장치(2)가 형성된다.
(제3 실시 형태)
도 12는 제3 실시 형태에 따른 반도체 장치의 단면 모식도이다. 도 12에 따른 단면 모식도는 도 1(a)의 평면 모식도의 X-Y선을 따른 위치의 단면 모식도에 대응해 있다.
제3 실시 형태에 따른 반도체 장치(3)의 기본 구조는 반도체 장치(1)와 동일하다. 예컨대, 반도체 장치(3)에 있어서도 게이트 전극(26)의 제1 부분(26-1)의 하단(26d1)과 드리프트층(11)의 이면(11b) 사이의 거리(d1)는 게이트 전극(26)의 제2 부분(26-2)의 하단(26d2)과 드리프트층(11)의 이면(11b) 사이의 거리(d2)보다 짧다. 단, 반도체 장치(3)에 있어서는 베이스 영역(12)의 표면(12s)에 p+형의 컨택 영역(15B)이 선택적으로 설치되어 있다. 이 컨택 영역(15B)은 베이스 영역(12)이 RIE 등으로 리세스된 부분에 설치되어 있다. 컨택 영역(15B)은 드리프트층(11)을 향해 베이스 영역(12)보다 깊게 설치되어 있다. 즉, 드리프트층(11)의 표면(11s)과 컨택 영역(15B)의 이면(15r) 사이의 거리는 드리프트층(11)의 표면(11s)과 소스 영역(13)의 이면(13b) 사이의 거리보다 짧게 되어 있다.
반도체 장치(3)에 따르면, 컨택 영역(15B)이 컨택 영역(15A)보다 드리프트층(11)에 보다 근접해 있다. 따라서, 예컨대, 트렌치(20)의 하단에서 발생한 정공은 컨택 영역(15B)을 통해 소스 전극(51)에 배출되기 쉽게 되어 있다. 즉, 반도체 장치(3)는 반도체 장치(1)에 비해 보다 애벌런치 내량(avalanche resistance)이 높게 되어 있다.
(제4 실시 형태)
도 13은 제4 실시 형태에 따른 반도체 장치의 단면 모식도이다. 도 13에 따른 단면 모식도는 도 1(a)의 평면 모식도의 X-Y선을 따른 위치의 단면 모식도에 대응해 있다.
제4 실시 형태에 따른 반도체 장치(4)는 제2 실시 형태와 제3 실시 형태의 복합 구조를 갖는다. 예컨대, 반도체 장치(4)에 있어서는 필드 플레이트 전극(22)의 상단부(22a) 및 필드 플레이트 전극(22) 위의 절연층(28)의 적어도 어느 하나가 n형의 불순물 원소를 함유하고 있다. 또한, 컨택 영역(15B)은 드리프트층(11)을 향해 베이스 영역(12)보다 깊게 설치되어 있다. 또한, 게이트 전극(26)의 제1 부분(26-1)의 하단(26d1)과 드리프트층(11)의 이면(11b) 사이의 거리(d1)는 게이트 전극(26)의 제2 부분(26-2)의 하단(26d2)과 드리프트층(11)의 이면(11b) 사이의 거리(d2)보다 짧다. 즉, 반도체 장치(4)는 반도체 장치(1)에 비해 스위칭 손실이 더 저감함과 아울러, 반도체 장치(1)에 비해 보다 애벌런치 내량이 높게 되어 있다.
이상, 구체적인 예를 참조하면서 실시 형태에 대해 설명했다. 그러나, 실시 형태는 이들 구체적인 예에 한정되는 것이 아니다. 즉, 이들 구체적인 예에 당업자가 적당히 설계 변경을 가한 것도 실시 형태의 특징을 구비하고 있는 한 실시 형태의 범위에 포함된다. 전술한 각 구체적인 예가 구비하는 각 요소 및 그 배치, 재료, 조건, 형상, 사이즈 등은 예시한 것에 한정되는 것이 아니라 적당히 변경할 수 있다. 예컨대, 제1 도전형을 p형, 제2 도전형을 n형으로 할 수도 있다. 나아가, 드레인층(10)과 드리프트층(11) 사이에 p+형의 반도체층을 설치하고, 도 1 등에 도시한 MOSFET을 IGBT(Insulated Gate Bipolar Transistor)로 할 수도 있다.
또한, 전술한 각 실시 형태가 구비하는 각 요소는 기술적으로 가능한 한에 있어서 복합시킬 수 있으며, 이들을 조합시킨 것도 실시 형태의 특징을 포함하는 한 실시 형태의 범위에 포함된다. 기타, 실시 형태의 사상의 범주에 있어서, 당업자라면 각종 변경예 및 수정예를 생각해낼 수 있는 것이며, 이들 변경예 및 수정예에 대해서도 실시 형태의 범위에 속하는 것으로 양해된다.
지금까지 몇 개의 실시예들을 기재하였으나, 이 실시예들은 예시를 위해 제공된 것이고, 본 발명의 권리범위를 제한하는 것을 의도한 것은 아니다. 실제로, 여기에 기재된 새로운 실시예들은 다양한 형태로 실시될 수 있다. 또한, 본 발명의 사상으로부터 벗어나지 않지 않고, 여기에서 기재한 실시예들의 형태로부터 다양한 생략, 대체 및 변형이 행해질 수 있다. 후술하는 청구범위와 그 균등물은 본 발명의 범위 및 사상 내에서의 그러한 형태 또는 변형을 포함하도록 의도된다.

Claims (20)

  1. 제1 도전형의 반도체층과,
    상기 반도체층 위에 설치된 제2 도전형의 복수 개의 제1 반도체 영역과,
    상기 복수 개의 제1 반도체 영역 각각의 위에 설치된 제1 도전형의 제2 반도체 영역과,
    상기 복수 개의 제1 반도체 영역 각각의 사이에 위치하는 제1 전극으로서, 상기 반도체층, 상기 복수 개의 제1 반도체 영역 각각 및 상기 제2 반도체 영역에 제1 절연막을 통해 접하는 상기 제1 전극과,
    상기 제1 전극 아래에 설치되며, 제2 절연막을 통해 상기 반도체층에 접하는 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 개재된 절연층과,
    상기 반도체층에 전기적으로 접속된 제3 전극 및
    상기 제2 반도체 영역에 접속된 제4 전극
    을 구비하며,
    상기 제1 전극은,
    상기 제2 전극의 상단에 대향하는 제1 부분과,
    상기 제1 부분에 접속되며, 상기 반도체층으로부터 상기 제2 반도체 영역의 방향을 향해 연장된 서로 대향하는 한 쌍의 제2 부분
    을 가지며,
    상기 한 쌍의 제2 부분 각각은 상기 제1 절연막을 따라 설치된 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 제1 부분의 하단과 상기 반도체층의 이면 사이의 거리는 상기 제2 부분의 하단과 상기 반도체층의 이면 사이의 거리보다 짧은 것인, 반도체 장치.
  3. 제1항에 있어서, 상기 복수 개의 제1 반도체 영역 각각의 위에 제2 도전형의 제3 반도체 영역을 더 구비하며,
    상기 제3 반도체 영역에는 상기 제4 전극이 접속되어 있는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 제2 절연막의 상단은 상기 제2 전극의 상단보다 상측에 위치해 있는 것인, 반도체 장치.
  5. 제1항에 있어서, 상기 반도체층 위에서 상기 복수 개의 제1 반도체 영역이 나란히 배열된 방향에서의 상기 제2 절연막의 두께는, 상기 복수 개의 제1 반도체 영역이 나란히 배열된 방향에서의 상기 제1 절연막의 두께보다 두꺼운 것인, 반도체 장치.
  6. 제1항에 있어서, 상기 제4 전극과 상기 제1 전극 사이에 층간 절연막을 더 구비하며,
    상기 층간 절연막의 일부는 상기 제1 전극의 상단보다 하측에 위치하고, 상기 일부가 상기 제1 전극에 의해 둘러싸인 것인, 반도체 장치.
  7. 제6항에 있어서, 상기 층간 절연막의 상기 일부는 상기 한 쌍의 제2 부분에 의해 끼여 있는 것인, 반도체 장치.
  8. 제1항에 있어서, 상기 제2 전극은 상기 제4 전극에 전기적으로 접속되어 있는 것인, 반도체 장치.
  9. 제1항에 있어서, 상기 제2 전극의 상단부 및 상기 절연막의 적어도 어느 하나는 상기 제1 도전형의 불순물 원소를 함유하고 있는 것인, 반도체 장치.
  10. 제9항에 있어서, 상기 제1 부분의 하단과 상기 반도체층의 이면 사이의 거리는 상기 제2 부분의 하단과 상기 반도체층의 이면 사이의 거리보다 짧은 것인, 반도체 장치.
  11. 제10항에 있어서, 상기 제4 전극과 상기 제1 전극 사이에 층간 절연막을 더 구비하며,
    상기 층간 절연막의 일부는 상기 제1 전극의 상단보다 하측에 위치하고, 상기 일부가 상기 제1 전극에 의해 둘러싸인 것인, 반도체 장치.
  12. 제3항에 있어서, 상기 제3 반도체 영역은 상기 제2 반도체 영역보다 깊게 설치되어 있는 것인, 반도체 장치.
  13. 제3항에 있어서, 상기 반도체층의 표면과 상기 제3 반도체 영역의 이면 사이의 거리는 상기 반도체층의 표면과 상기 제2 반도체 영역의 이면 사이의 거리보다 짧은 것인, 반도체 장치.
  14. 제13항에 있어서, 상기 제2 전극의 상단부 및 상기 절연막의 적어도 어느 하나는 상기 제1 도전형의 불순물 원소를 함유하고 있는 것인, 반도체 장치.
  15. 제14항에 있어서, 상기 제1 부분의 하단과 상기 반도체층의 이면 사이의 거리는 상기 제2 부분의 하단과 상기 반도체층의 이면 사이의 거리보다 짧은 것인, 반도체 장치.
  16. 제1 도전형의 반도체층에 상기 반도체층의 표면측으로부터 상기 반도체층의 이면측을 향해 제1 트렌치를 형성하는 공정과,
    상기 제1 트렌치의 내벽에 제2 절연막을 형성하는 공정과,
    상기 제1 트렌치 내에 상기 제2 절연막을 통해 제2 전극을 형성하는 공정과,
    상기 제2 전극의 상단을 에치백하는 공정과,
    상기 제2 전극 위에 제1 희생층을 형성하는 공정과,
    상기 제2 절연막의 상단이 상기 제1 희생층의 하단보다 낮아지지 않도록 상기 제2 절연막의 상기 상단을 에치백하는 공정과,
    상기 제1 희생층을 제거하는 공정과,
    상기 제2 전극 위에 절연층을 형성하고, 상기 제2 절연막의 상측의 상기 제1 트렌치의 상기 내벽에 제1 절연막을 형성하는 공정과,
    상기 제1 트렌치 내에 제1 전극을 상기 제1 절연막 및 상기 절연층을 통해 완전히 매립하지 않도록 형성함으로써 제2 트렌치가 형성된 상기 제1 전극을 형성하는 공정과,
    상기 반도체층 위에 제2 도전형의 제1 반도체 영역을 형성하는 공정과,
    상기 제1 반도체 영역 위에 제1 도전형의 제2 반도체 영역을 형성하고, 상기 제1 반도체 영역 위에 제2 도전형의 제3 반도체 영역을 형성하는 공정과,
    상기 반도체층의 상기 이면측에 있어서, 상기 반도체층에 전기적으로 접속되는 제3 전극과 상기 제2 반도체 영역 및 상기 제3 반도체 영역에 접속되는 제4 전극을 형성하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 절연층의 표면보다 상기 제2 절연막의 상단이 높아지도록 상기 절연층을 형성하는 것인, 반도체 장치의 제조 방법.
  18. 제16항에 있어서, 상기 반도체층 중에 포함되는 제1 도전형의 불순물 원소의 농도를 상회하는 농도의 제2 도전형의 불순물 원소를 상기 반도체층의 표면에 주입함으로써 상기 반도체층 위에 상기 제1 반도체 영역을 형성하는 것인, 반도체 장치의 제조 방법.
  19. 제16항에 있어서, 상기 제1 반도체 영역 중에 포함되는 제2 도전형의 불순물 원소의 농도를 상회하는 농도의 제1 도전형의 불순물 원소를 상기 제1 반도체 영역의 표면에 주입함으로써 상기 제1 반도체 영역 위에 상기 제2 반도체 영역을 형성하는 것인, 반도체 장치의 제조 방법.
  20. 제16항에 있어서, 상기 제2 전극의 상기 상단을 에치백한 후, 상기 제2 전극의 상단부에 제1 도전형의 불순물 원소를 주입하는 것인, 반도체 장치의 제조 방법.
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