CN107135668B - 半导体装置 - Google Patents

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Abstract

半导体装置100包括：栅电极126，配置于沟槽122内，并且，在侧壁的部分经由栅极绝缘膜124与p型基极区域116相对；屏蔽电极130，配置于沟槽122内，并且，位于栅电极126与沟槽122的槽底之间；沟槽22内的电气绝缘区域128，在栅电极126与屏蔽电极130之间扩展，并且进一步地沿沟槽122的侧壁以及槽底扩展后将屏蔽电极130从侧壁以及槽底处隔开；以及源电极134，将n+型源极区域118与屏蔽电极130电气连接，其中，屏蔽电极130具有：高电阻区域130a，位于n+型漏极区域112一侧；以及低电阻区域130，位于栅电极126一侧。能够抑制振铃以及浪涌电压、抑制错误运行以及防止开关损耗增大。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，具有被称为栅极屏蔽(Shield Gate)构造的半导体装置已被普遍认知(例如，参照专利文献1)。以往的半导体装置900如图20(a)所示，包括：半导体基体910，包含：n+型漏极区域912、n-型漂移区域914、p型基极区域916、以及n+型源极区域918；沟槽(Trench)922，具有：被形成在半导体基体910内，并且与n-型漂移区域914相邻接的槽底、以及与p型基极区域916以及n-型漂移区域914相邻接的侧壁，且从平面上看被形成为条纹(Stripe)状；栅电极926，被配置在沟槽922内，并且在侧壁部分处经由绝缘膜924与p型基极区域916相对；屏蔽电极930，被配置在沟槽922内，并且位于栅电极926与沟槽922的槽底之间；沟槽922内的电气绝缘区域928，在栅电极926与沟槽922的槽底之间扩展，并且进一步沿沟槽922的侧壁以及槽底扩展后使屏蔽电极930从侧壁以及槽底处隔开；源电极934，被形成在半导体基体910的上方，并且将源电极918与屏蔽电极930电气连接；以及漏电极936，与n+型漏极区域912相邻接后被形成。
根据以往的半导体装置900，由于具备被配置在沟槽922内，并且位于栅电极926与沟槽922的槽底之间的屏蔽电极930，因此栅漏电容CGD(参照图20(b))就会降低，其结果就是栅充电电流量以及栅放电电流量就会减小，从而能够加快开关速度。另外，由于能够加长从容易引起电场集中的沟槽922的角部到栅电极926的距离，进而，能够通过电气绝缘区域928缓和电场，其结果就是，能够提高耐压。
【先行技术文献】
【专利文献1】专利第4790908号公报
然而，通过本发明者的研究，发现以往的半导体装置900，在开关关断(Switchoff)时会产生振铃(Ringing)或是高浪涌(Surge)电压。于是，本发明者便想到了使用高电阻屏蔽电极(例如，比源电极和栅电极更高电阻的屏蔽电极)来作为屏蔽电极(参照图2(a))。这样的话，依靠屏蔽电极较高的内部电阻，就能够在开关关断时缓和漏电极的电位变化，从而，就能够在开关关断时抑制振铃产生的同时，降低浪涌电压。
但是，如上述般一旦使用高电阻的屏蔽电极来作为屏蔽电极的话，在开关周期的后半段，由于沿屏蔽电极的配线会产生电位差，因此经由栅源电容CGS(参照图20，在图2中也为同样情况)栅极电压VGS就会突然升高，从而有容易产生运行错误(自行开启(Self Turn-On))的问题(参照图2(b)中的符号A)。另外，由于开关速度变慢(参照图2(b))，还存在有开关损耗增大的问题。
而另一方面，如使用低电阻的屏蔽电极来作为屏蔽电极的话(参照图3(a))，则由于在开关关断时无法缓和漏电极的电位变化，因此就无法获得抑制振铃的同时降低浪涌电压的效果(参照图3(b))。
因此，本发明鉴于上述这些问题，以提供如下的一种半导体装置为目的：能够抑制开关关断时产生的振铃的同时降低浪涌电压，并且，能够抑制开关关断时因栅极电压VGS启动而产生的运行错误(自行开启)，而且，还能够减少开关损耗增大所带来的问题。
发明内容
本发明的半导体装置，包括：半导体基体，含有：第一导电型漏极区域、与所述漏极区域相邻接的第一导电型漂移区域、与所述漂移区域相邻接的第二导电型基极区域、以及与所述基极区域相邻接的第一导电型源极区域；沟槽，形成于所述半导体基体内，具有与所述漂移区域相邻接的槽底、以及与所述基极区域和所述漂移区域相邻接的侧壁，并且从平面上看被形成为条纹状；栅电极，配置于所述沟槽内，并且，在所述侧壁的部分经由栅极绝缘膜与所述基极区域相对；屏蔽电极，配置于所述沟槽内，并且，位于所述栅电极与所述沟槽的所述槽底之间；所述沟槽内的电气绝缘区域，在所述栅电极与所述屏蔽电极之间扩展，并且进一步地沿所述沟槽的所述侧壁以及所述槽底扩展后将所述屏蔽电极从所述侧壁以及所述槽底处隔开；源电极，形成于所述半导体基体的上方，并且将所述源极区域与所述屏蔽电极电气连接；以及漏电极，与所述漏极区域相邻接后形成，其特征在于：其中，所述屏蔽电极具有：高电阻区域，位于所述漏极区域一侧；以及低电阻区域，位于所述栅电极一侧。
再有，上述高电阻区域也可称为：位于所述漏极区域一侧，并且沿所述屏蔽电极的长度方向具有第一电阻的第一区域；上述低电阻区域也可称为：位于所述栅电极一侧，并且沿所述屏蔽电极的长度方向具有高于所述第一电阻的第二电阻的第二区域。
在本发明的半导体装置中，比较理想的情况是所述高电阻区域以及所述低电阻区域均由含有掺杂物的同一半导体材料所构成，并且所述低电阻区域的掺杂物浓度高于所述高电阻区域的掺杂物浓度。
在本发明的半导体装置中，比较理想的情况是所述高电阻区域以及所述低电阻区域分别由不同的材料所构成，并且构成所述低电阻区域的材料的电阻率低于构成所述高电阻区域的材料的电阻率。
在本发明的半导体装置中，比较理想的情况是所述高电阻区域以及所述低电阻区域分别由同一材料所构成，并且以与所述屏蔽电极的条纹的长度方向垂直相交的平面进行切割后的所述低电阻区域的切面面积，大于以与所述屏蔽电极的条纹的长度方向垂直相交的平面进行切割后的所述高电阻区域的切面面积。
在本发明的半导体装置中，比较理想的情况是所述高电阻区域以及所述低电阻区域位于互相接触的位置上。
在本发明的半导体装置中，比较理想的情况是所述高电阻区域以及所述低电阻区域位于经由所述电气绝缘区域相互隔开的位置上。
在本发明的半导体装置中，比较理想的情况是所述电气绝缘区域中被夹在所述高电阻区域和所述低电阻区域之间的电气绝缘区域的一部分具有开口部，并且所述高电阻区域以及所述低电阻区域经由所述开口部部分接触。
在本发明的半导体装置中，比较理想的情况是所述低电阻区域比所述高电阻区域更薄。
在本发明的半导体装置中，比较理想的情况是所述高电阻区域比所述低电阻区域更薄。
发明效果
根据本发明的半导体装置，因为具备具有位于漏极区域一侧的高电阻区域以及位于栅电极一侧的低电阻区域的屏蔽电极来作为屏蔽电极(参照图1(a))，因此由于在高电阻区域中，该区域中的电阻Ra(参照图4)的电阻值高于电阻Rb(参照图4)的电阻值，所以能够缓和开关关断时漏电极的电位变化，从而就能够在抑制开关关断时产生的振铃的同时降低浪涌电压(参照图1(b))。另外，由于在低电阻区域中，该区域中的电阻Rb(参照图4)的电阻值低于电阻Ra(参照图4)的电阻值，所以能够降低沿屏蔽电极的配线所产生的电位差，从而就能够抑制开关周期的后半期中因栅极电压VGS启动而产生的运行错误(自行开启)(参照图1(b)中的符号A)。另外，通过存在有低电阻区域，还能够加快开关速度(参照图1(b))，从而就能够防止开关损耗的增大。
简单附图说明
图1是实施方式一所涉及的半导体装置100的说明图。图1(a)是半导体装置100的截面图，图1(b)是半导体装置100开关关断时的波形响应图。
图2是比较例一所涉及的半导体装置100a的说明图。图2(a)是半导体装置100a的截面图，图2(b)是半导体装置100a开关关断时的波形响应图。
图3是比较例二所涉及的半导体装置100b的说明图。图3(a)是半导体装置100b的截面图，图3(b)是半导体装置100b开关关断时的波形响应图。
图4是实施方式一所涉及的半导体装置100的作用·效果的说明图。图4(a)是在半导体装置100的截面图上追加标注了寄生电阻以及寄生电容后的图，图4(b)是半导体装置100的等价电路图。
图5是实施方式一所涉及的半导体装置100的制造方法的说明图。图5(a)～图5(d)为各个工序图。
图6是实施方式一所涉及的半导体装置100的制造方法的说明图。图6(a)～图6(d)为各个工序图。
图7是实施方式一所涉及的半导体装置100的制造方法的说明图。图7(a)～图7(d)为各个工序图。
图8是实施方式一所涉及的半导体装置100的制造方法的说明图。图8(a)～图8(d)为各个工序图。
图9是实施方式二所涉及的半导体装置101的截面图。
图10是实施方式三所涉及的半导体装置102的截面图。
图11是变形例一所涉及的半导体装置103的说明图。图11(a)是半导体装置103的截面图，图11(b)为图11(a)的B-B截面图。
图12是变形例二所涉及的半导体装置104的截面图。
图13是变形例三所涉及的半导体装置105的截面图。
图14是变形例四所涉及的半导体装置106的截面图。
图15是变形例五所涉及的半导体装置107的截面图。
图16是实施方式一所涉及的半导体装置100的另外的制造方法的说明图。
图17是实施方式一所涉及的半导体装置100的另外的制造方法的说明图。图16(a)～图16(d)以及图17(a)～图17(d)为各个工序图。另外，在图16以及图17中，省略了与图5～图8中相同工序的标注。
图18是实施方式一所涉及的半导体装置100的又一个另外的制造方法的说明图。
图19是实施方式一所涉及的半导体装置100的又一个另外的制造方法的说明图。图18(a)～图18(d)以及图19(a)～图19(d)为各个工序图。另外，在图18以及图19中，省略了与图5～图8中相同工序的标注。
图20是以往的半导体装置900的截面图。图20(a)是在半导体装置900的截面图上追加标注了寄生电阻以及寄生电容后的图，图20(b)是半导体装置900的等价电路图。
具体实施方式
以下，将依据附图，对本发明的半导体装置进行说明。
【实施方式一】
1.半导体装置
实施方式一所涉及的半导体装置100，如图1(a)所示，包括：半导体基体110，含有：n+型漏极区域(第一导电型漏极区域)112、与n+型漏极区域112相邻接的n-型漂移区域(第一导电型漂移区域)114、与n-型漂移区域114相邻接的p型基极区域(第二导电型基极区域)116、以及与p型基极区域116相邻接的n+型源极区域(第一导电型源极区域)118；沟槽122，形成于半导体基体110内，具有与n-型漂移区域114相邻接的槽底、以及与p型基极区域116和n-型漂移区域114相邻接的侧壁，并且从平面上看被形成为条纹状；栅电极126，配置于沟槽122内，并且，在侧壁的部分经由栅极绝缘膜124与p型基极区域116相对；屏蔽电极130，配置于沟槽122内，并且，位于栅电极126与沟槽122的槽底之间；沟槽122内的电气绝缘区域128，在栅电极126与屏蔽电极130之间扩展，并且进一步地沿沟槽122的侧壁以及槽底扩展后将屏蔽电极130从侧壁以及槽底处隔开；源电极134，形成于半导体基体110的上方，并且将n+型源极区域118与屏蔽电极130电气连接；以及漏电极136，与n+型漏极区域112相邻接后形成。
实施方式一所涉及的半导体装置100为功率MOSFET。
并且，在实施方式一所涉及的半导体装置100中，屏蔽电极130具有：高电阻区域130a，位于n+型漏极区域112一侧；以及低电阻区域130b，位于栅电极126一侧。另外，高电阻区域130a以及低电阻区域130b均由含有掺杂物的同一半导体材料所构成，并且低电阻区域130b的掺杂物浓度高于高电阻区域130a的掺杂物浓度。另外，高电阻区域130a以及低电阻区域130b位于相互接触的位置上。
n+型漏极区域112的厚度为50μm～500μm(例如350μm)，n+型漏极区域112的掺杂物浓度为1×1018cm－3～1×1020cm－3(例如1×1019cm－3)。n-型漂移区域114的厚度为10μm～50μm(例如15μm)，n-型漂移区域114的掺杂物浓度为1×1014cm－3～1×1017cm－3(例如1×1015cm－3)。p型基极区域116的厚度为2μm～10μm(例如5μm)，p型基极区域116的掺杂物浓度为1×1016cm－3～1×1018cm－3(例如1×1017cm－3)。
沟槽122的深度为4μm～20μm(例如10μm)，沟槽122的间隙(Pitch)为3μm～15μm(例如10μm)。
栅极绝缘膜124例如由通过热氧化法形成的二氧化硅膜所构成，栅极绝缘膜124的厚度为20μm～200μm(例如100μm)。
栅电极126例如由通过CVD法形成的低电阻多晶硅(Polysilicon)所构成，栅电极126的厚度为2μm～10μm(例如5μm)。
屏蔽电极130如上述般，被配置于沟槽122内，并且位于栅电极126与沟槽122的槽底之间。高电阻区域130a例如由通过CVD法形成的高电阻多晶硅所构成，高电阻区域130a的厚度为1μm～4μm(例如3μm)。低电阻区域130b例如由通过CVD法形成的低电阻多晶硅所构成，低电阻区域130b的厚度为0.5μm～2μm(例如1μm)。
屏蔽电极130与栅电极126的间隔为1μm～3μm(例如2μm)，屏蔽电极130与沟槽122的槽底的间隔为1μm～3μm(例如2μm)，屏蔽电极130与沟槽122的侧壁的间隔为1μm～3μm(例如2μm)。
n+型源极区域118的深度为1μm～3μm(例如2μm)，n+型源极区域118的掺杂物浓度为1×1018cm－3～1×1020cm－3(例如1×1019cm－3)。
层间绝缘膜132例如由通过CVD法形成的二氧化硅膜所构成，层间绝缘膜132的厚度为0.5μm～3μm(例如1μm)。
源电极134例如由Al膜或Al合金膜(例如AlSi膜)所构成，源电极134的厚度为1μm～10μm(例如3μm)。
漏电极136例如由按照Ti、Ni、Au的顺序层积的层积膜所构成，漏电极136的厚度为0.2μm～1.5μm(例如1μm)。
2.半导体装置的效果
根据实施方式一所涉及的半导体装置100，因为具备具有位于漏极区域112一侧的高电阻区域130a以及位于栅电极126一侧的低电阻区域130b的屏蔽电极130来作为屏蔽电极(参照图1(a))，因此由于在高电阻区域130a中，该区域中的电阻Ra(参照图4)的电阻值高于电阻Rb(参照图4)的电阻值，所以能够缓和开关关断时漏电极的电位变化，从而就能够在抑制开关关断时产生的振铃的同时降低浪涌电压(参照图1(b))。另外，由于在低电阻区域130b中，该区域中的电阻Rb(参照图4)的电阻值低于电阻Ra(参照图4)的电阻值，所以能够降低沿屏蔽电极130的配线所产生的电位差，从而就能够抑制开关周期的后半期中因栅极电压VGS启动而产生的运行错误(自行开启)(参照图1(b)中的符号A)。另外，通过存在有低电阻区域130b，还能够加快开关速度(参照图1(b))，从而就能够防止开关损耗的增大。
另外，根据实施方式一所涉及的半导体装置100，由于具备：高电阻区域130a以及低电阻区域130b均由含有掺杂物的同一半导体材料所构成，并且低电阻区域130b的掺杂物浓度高于高电阻区域130a的掺杂物浓度的屏蔽电极，来作为屏蔽电极130，因此通过将掺杂物的掺杂(Doping)量设定为适宜的值，就能够相对容易地将高电阻区域130a以及低电阻区域130b的电阻率设定为所期望的值。
另外，根据实施方式一所涉及的半导体装置100，具备高电阻区域130a以及低电阻区域130b位于相互接触的位置上的屏蔽电极来作为屏蔽电极130，因此也如后述的半导体装置的制造方法中所述一般，能够相对容易地形成屏蔽电极构造。
3.半导体装置的制造方法
实施方式一所涉及的半导体装置100，能够通过具有以下所述制造工序的制造方法(实施方式一所涉及的半导体装置的制造方法)进行制造。
(1)半导体基体准备工序
如图5(a)～图5(c)所示，准备包含有：n+型漏极区域112、与n+型漏极区域112相邻接的n-型漂移区域114、与n-型漂移区域114相邻接的p型基极区域116、以及与p型基极区域116相邻接的n+型源极区域118以及p+型接触区域120的半导体基体110。
(2)沟槽形成工序
然后，如图5(d)所示，在半导体基体110的表面形成掩膜(Mask)M3，并且使该掩膜M3形成为从p型基极区域116的表面到达n-型漂移区域114。沟槽122的深度例如定为11μm
(3)第一电气绝缘区域形成工序
然后，如图6(a)所示，通过热氧化法，在沟槽122的内面以及半导体基体110的表面形成硅氧化膜128’，并以此来作为电气绝缘区域128的底部以及侧壁部。再有，在第一电气绝缘区域形成工序中，也可以通过CVD法加厚形成底部部分的硅氧化膜128’，之后，再通过热氧化法形成侧壁部分的硅氧化膜128’。
(4)高电阻区域形成工序
然后，如图6(b)所示，通过CVD法，在沟槽122的内面以及半导体基体110的表面形成高电阻多晶硅膜130a’，然后，如图6(c)所示，对高电阻多晶硅膜130a’进行回刻(Etchback)，在沟槽122内部的电气绝缘区域128的底部上残留有规定厚度的高电阻多晶硅膜130a’的状态下将高电阻多晶硅膜130a’去除。通过这样，高电阻区域130a就被形成在了沟槽122内部的电气绝缘区域128的底部上。
(5)低电阻区域形成工序
然后，如图6(d)所示，通过CVD法，在沟槽122的内部以及半导体基体110的表面形成低电阻多晶硅膜130b’。
然后，对低电阻多晶硅膜130b’进行回刻，在沟槽122内部的高电阻区域130a上残留有规定厚度的低电阻多晶硅膜130b’的状态下将低电阻多晶硅膜130b’去除。通过这样，低电阻区域130b就被形成在了沟槽122内部的高电阻区域130a上，从而在整体上形成了具有高电阻区域130a以及低电阻区域130b的屏蔽电极130(参照图7(a))。另外，屏蔽电极130还被形成为：该屏蔽电极130的一部分或是整体位于比p型基极区域116的底部更深的位置上。
(6)第二电气绝缘区域形成工序
然后，通过CVD法，在沟槽122的低电阻区域130b上形成规定厚度的硅氧化膜，并且将其定为电气绝缘区域128的顶部(参照图7(b))。
(7)栅极绝缘膜形成工序
然后，如图7(c)所示，通过湿蚀刻，将在形成栅极绝缘膜124的部位上形成的硅氧化膜128’去除。然后，如图7(d)所示，通过热氧化法，在沟槽122的内面上形成绝缘膜124的部位以及半导体基体110的表面形成硅氧化膜124’，并以此最终作为栅极绝缘膜124。
(8)栅电极形成工序
然后，如图8(a)所示，从半导体基体110的表面一侧形成低电阻多晶硅膜126’使其填满沟槽122。然后，如图8(b)所示，对低电阻多晶硅膜126’进行回刻，在仅有沟槽122内部残留有低电阻多晶硅膜126’的状态下将低电阻多晶硅膜126’的上方去除。通过这样，栅电极126被最终形成在了沟槽122的内周面上。
(9)层间绝缘膜形成工序
然后，将半导体基体110的表面上的硅氧化膜124’去除，然后，从半导体基体110的表面一侧通过气相法形成PSG膜，再然后，在留有栅电极126的上部规定部分后将硅氧化膜以及PSG膜通过蚀刻去除。通过这样，如图8(c)所示，层间绝缘膜132就被形成在了栅电极126的上部。
(10)源电极以及漏电极形成工序
然后，如图8(d)所示，形成源电极134使其覆盖半导体基体110以及层间绝缘膜132，并且在n+型漏极区域112的表面形成漏电极136。
通过实施上述工序，就能够制造实施方式一所涉及的半导体装置100。
【实施方式二】
实施方式二所涉及的半导体装置101基本上具有与实施方式一所涉及的半导体装置100同样的构成，但是在屏蔽电极的构成上不同于实施方式一所涉及的半导体装置100。即，如图9所示，在实施方式二所涉及的半导体装置101中，高电阻区域130a以及低电阻区域130b分别由不同材料所构成，并且构成低电阻区域130b的材料的电阻率低于构成高电阻区域130a的材料的电阻率(参照图9)。
作为构成高电阻区域130a的材料，例如可以使用通过CVD法形成的高电阻多晶硅。另外，作为构成低电阻区域130b的材料，例如可以使用高熔点的金属(例如：W、Mo、Ta、Nb等)和其他金属(例如：Cu等)。
像这样，实施方式二所涉及的半导体装置101虽然在屏蔽电极的构成上不同于实施方式一所涉及的半导体装置100，但是因为具备具有位于漏极区域112一侧的高电阻区域130a以及位于栅电极126一侧的低电阻区域130b的屏蔽电极130来作为屏蔽电极(参照图9)，因此与实施方式一所涉及的半导体装置100一样，由于在高电阻区域130a中，该区域中的电阻Ra(参照图4)的电阻值高于电阻Rb(参照图4)的电阻值，所以能够缓和开关关断时漏电极的电位变化，从而就能够在抑制开关关断时产生的振铃的同时降低浪涌电压。另外，由于在低电阻区域130b中，该区域中的电阻Rb(参照图4)的电阻值低于电阻Ra(参照图4)的电阻值，所以能够降低沿屏蔽电极130的配线所产生的电位差，从而就能够抑制开关周期的后半期中因栅极电压VGS启动而产生的运行错误(自行开启)。另外，通过存在有低电阻区域130b，还能够加快开关速度，从而就能够防止开关损耗的增大。
另外，根据实施方式二所涉及的半导体装置101，由于具备：高电阻区域130a以及低电阻区域130b分别由不同材料所构成，并且构成低电阻区域130b的材料的电阻率低于构成高电阻区域130a的材料的电阻率的屏蔽电极，来作为屏蔽电极130，因此通过适宜地选择高电阻区域130a以及低电阻区域130b的材料，就能够从很广的范围中选择高电阻区域130a以及低电阻区域130b的电阻率。
【实施方式三】
实施方式三所涉及的半导体装置102基本上具有与实施方式一所涉及的半导体装置100同样的构成，但是在屏蔽电极的构成上不同于实施方式一所涉及的半导体装置100。即，如图10所示，在实施方式三所涉及的半导体装置102中，高电阻区域130a以及低电阻区域130b经由电气绝缘区域128位于互相隔开的位置上。
高电阻区域130a与低电阻区域130b之间的间隔可以进行适宜地设定，例如，可以设为1μm。
像这样，实施方式三所涉及的半导体装置102虽然在屏蔽电极的构成上不同于实施方式一所涉及的半导体装置100，但是因为具备具有位于漏极区域112一侧的高电阻区域130a以及位于栅电极126一侧的低电阻区域130b的屏蔽电极130来作为屏蔽电极(参照图10)，因此与实施方式一所涉及的半导体装置100一样，由于在高电阻区域130a中，电阻Ra(参照图4)的电阻值变高，所以能够缓和开关关断时漏电极的电位变化，从而就能够在抑制开关关断时产生的振铃的同时降低浪涌电压。另外，由于在低电阻区域130b中，电阻Rb(参照图4)的电阻值变低，所以能够降低沿屏蔽电极130的配线所产生的电位差，并且通过降低栅源电容CGS后减小栅源耦合，就能够抑制开关周期的后半期中因栅极电压VGS启动而产生的运行错误(自行开启)。另外，通过存在有低电阻区域130b，还能够加快开关速度，从而就能够防止开关损耗的增大。
另外，根据实施方式三所涉及的半导体装置102，由于具备：高电阻区域130a以及低电阻区域130b经由电气绝缘区域128位于互相隔开的位置上的屏蔽电极，来作为屏蔽电极130，因此在高电阻区域130a中，由于不容易受到低电阻区域130b的影响，所以能够进一步地缓和开关关断时漏电极的电位变化，从而就能够在进一步地抑制开关关断时产生的振铃的同时进一步地降低浪涌电压。
以上，对本发明基于上述实施方式进行了说明。本发明并不限于上述的实施方式，能够在不脱离本发明主旨的范围内实施各种形态，例如，可以是如下变形例：
(1)在上述实施方式一中，虽然作为高电阻区域130a，例如使用的是通过CVD法形成的高电阻多晶硅，作为低电阻区域130b，例如使用的是通过CVD法形成的低电阻多晶硅，但是本发明并不限于此。也可以使用上述这些以外的材料。
(2)在上述实施方式二中，虽然作为高电阻区域130a，例如使用的是通过CVD法形成的高电阻多晶硅，作为低电阻区域130b，使用的是高熔点金属(例如，W、Mo、Ta、Nb等)和其他的金属(例如，Cu等)，但是本发明并不限于此。也可以使用上述这些以外的材料。
(3)在上述实施方式三中，虽然作为屏蔽电极，使用的是高电阻区域130a以及低电阻区域130b位于经由电气绝缘区域128互相隔开的位置上的屏蔽电极130，但是如图11(b)所示，作为屏蔽电极，也可以使用电气绝缘区域128中被夹在高电阻区域130a和低电阻区域130b之间的电气绝缘区域128的一部分具有开口部138，并且高电阻区域130a以及低电阻区域130b经由开口部138部分接触的构造的屏蔽电极(变形例一)。
通过设置为这样的构成，凭借将上述开口部138的大小、间隔设定为适宜地值，就能够均衡地实现：降低开关关断时产生的振铃和浪涌电压的效果以及防止开关周期的后半期中因栅极电压VGS启动而产生的运行错误(自行开启)和防止开关损耗增大的效果。
(4)虽然在上述实施方式一中，作为屏蔽电极，使用的是高电阻区域130a以及低电阻区域130b均由同一材料所构成，并且低电阻区域130b的掺杂物浓度高于高电阻区域130a的掺杂物浓度的屏蔽电极；在上述实施方式二中，作为屏蔽电极，使用的是高电阻区域130a以及低电阻区域130b分别由不同材料所构成，并且构成低电阻区域130b的材料的电阻率低于构成高电阻区域130a的材料的电阻率的屏蔽电极；但是本发明并不限于此。例如，如图12所示，也可以使用形状为：高电阻区域130a以及低电阻区域130b均由同一材料所构成，并且以与屏蔽电极130的条纹的长度方向(与被形成为条纹状的沟槽的长度方向略平行的屏蔽电极的长度方向)垂直相交的平面进行切割后的低电阻区域130b的切面面积，大于以同平面进行切割后的高电阻区域130a的切面面积的屏蔽电极(变形例二以及变形例三。参照图12以及图13)。
根据设定为这样的构成，由于具备了包含位于漏极区域112一侧的高电阻区域(高电阻区域130a)、以及位于栅电极126一侧的低电阻区域(低电阻区域130b)的屏蔽电极，因此也同样具有实施方式一所涉及的半导体装置100所具有的效果。再有，在这种情况下，屏蔽电极130的切面形状可以为：逆三角形、逆五角形、棒球的本垒(Home base)形状、图钉形状等的各种形状。
(5)在上述的实施方式一中，虽然是以功率MOSFET来作为半导体装置100为例进行了说明，但是本发明并不限于此。本发明可以在不脱离本发明主旨的范围内适用于除功率MOSFET之外的其他电子器件中。
(6)在上述的实施方式一中，虽然是将高电阻区域130a以及低电阻区域130b设定为相同厚度，但是本发明并不限于此。也可以将低电阻区域130b的厚度设定为比高电阻区域130a的厚度更薄(变形例四。参照图14)，或是将高电阻区域130a的厚度设定为比低电阻区域130b的厚度更薄(变形例五。参照图15)。
在变形例四的情况下，能够提升降低开关关断时产生的振铃和浪涌电压的效果。在变形例五的情况下，则能够提升防止开关周期的后半期中因栅极电压VGS启动而产生的运行错误(自行开启)和提升防止开关损耗增大的效果。
(7)实施方式一所涉及的半导体装置100，能够通过实施方式一中所记载的制造方法之外的方法来进行制造。例如，如图16以及图17所示，可以在形成屏蔽电极130和栅电极126之后，再形成n+型源极区域118以及p+型接触区域120。另外，也可以例如图18以及图19所示，在形成屏蔽电极130和栅电极126之后，再形成n+型源极区域118、p型基极区域116以及p+型接触区域120。
符号说明
100、100a、100b、101、102、103、104、105、106、107…半导体装置；110…半导体基体；112…n+型漏极区域；114…n-型漂移区域；116…p型基极区域；118…n+型源极区域；120…p+型接触区域；122…沟槽；124…栅极绝缘膜；126…栅电极；128…电气绝缘区域；130…屏蔽电极；130a…高电阻区域；130b…低电阻区域；132…层间绝缘膜；134…源电极；136…漏电极；138…开口部；M1、M2、M3、M4、M5、M6、M7、M8、M9、M10…掩膜

Claims (14)

1.一种半导体装置，包括：
半导体基体，含有：第一导电型漏极区域、与所述漏极区域相邻接的第一导电型漂移区域、与所述漂移区域相邻接的第二导电型基极区域、以及与所述基极区域相邻接的第一导电型源极区域；
沟槽，形成于所述半导体基体内，具有与所述漂移区域相邻接的槽底、以及与所述基极区域和所述漂移区域相邻接的侧壁，并且从平面上看被形成为条纹状；
栅电极，配置于所述沟槽内，并且，在所述侧壁的部分经由栅极绝缘膜与所述基极区域相对；
屏蔽电极，配置于所述沟槽内，并且，位于所述栅电极与所述沟槽的所述槽底之间；
所述沟槽内的电气绝缘区域，在所述栅电极与所述屏蔽电极之间扩展，并且进一步地沿所述沟槽的所述侧壁以及所述槽底扩展后将所述屏蔽电极从所述侧壁以及所述槽底处隔开；
源电极，形成于所述半导体基体的上方，并且将所述源极区域与所述屏蔽电极电气连接；以及
漏电极，与所述漏极区域相邻接后形成，
其特征在于：
其中，所述屏蔽电极具有：高电阻区域，位于所述漏极区域一侧；以及低电阻区域，位于所述栅电极一侧，
所述高电阻区域以及所述低电阻区域位于经由所述电气绝缘区域相互隔开的位置上。
2.根据权利要求1所述的半导体装置，其特征在于：
其中，所述高电阻区域以及所述低电阻区域均由含有掺杂物的同一半导体材料所构成，并且所述低电阻区域的掺杂物浓度高于所述高电阻区域的掺杂物浓度。
3.根据权利要求1所述的半导体装置，其特征在于：
其中，所述高电阻区域以及所述低电阻区域分别由不同的材料所构成，并且构成所述低电阻区域的材料的电阻率低于构成所述高电阻区域的材料的电阻率。
4.根据权利要求2或3所述的半导体装置，其特征在于：
其中，所述低电阻区域的厚度比所述高电阻区域的厚度更薄。
5.根据权利要求2或3所述的半导体装置，其特征在于：
其中，所述高电阻区域的厚度比所述低电阻区域的厚度更薄。
6.根据权利要求1所述的半导体装置，其特征在于：
其中，所述高电阻区域以及所述低电阻区域分别由同一材料所构成，并且以与所述屏蔽电极的条纹的长度方向垂直相交的平面进行切割后的所述低电阻区域的切面面积，大于以与所述屏蔽电极的条纹的长度方向垂直相交的平面进行切割后的所述高电阻区域的切面面积。
7.根据权利要求1所述的半导体装置，其特征在于：
其中，所述电气绝缘区域中被夹在所述高电阻区域和所述低电阻区域之间的电气绝缘区域的一部分具有开口部，
并且所述高电阻区域以及所述低电阻区域经由所述开口部部分接触。
8.一种半导体装置，包括：
半导体基体，含有：第一导电型漏极区域、与所述漏极区域相邻接的第一导电型漂移区域、与所述漂移区域相邻接的第二导电型基极区域、以及与所述基极区域相邻接的第一导电型源极区域；
沟槽，形成于所述半导体基体内，具有与所述漂移区域相邻接的槽底、以及与所述基极区域和所述漂移区域相邻接的侧壁，并且从平面上看被形成为条纹状；
栅电极，配置于所述沟槽内，并且，在所述侧壁的部分经由栅极绝缘膜与所述基极区域相对；
屏蔽电极，配置于所述沟槽内，并且，位于所述栅电极与所述沟槽的所述槽底之间；
所述沟槽内的电气绝缘区域，在所述栅电极与所述屏蔽电极之间扩展，并且进一步地沿所述沟槽的所述侧壁以及所述槽底扩展后将所述屏蔽电极从所述侧壁以及所述槽底处隔开；
源电极，形成于所述半导体基体的上方，并且将所述源极区域与所述屏蔽电极电气连接；以及
漏电极，与所述漏极区域相邻接后形成，
其特征在于：
其中，所述屏蔽电极具有：高电阻区域，位于所述漏极区域一侧；以及低电阻区域，位于所述栅电极一侧，
所述高电阻区域的厚度比所述低电阻区域的厚度更薄。
9.根据权利要求8所述的半导体装置，其特征在于：
其中，所述高电阻区域以及所述低电阻区域均由含有掺杂物的同一半导体材料所构成，并且所述低电阻区域的掺杂物浓度高于所述高电阻区域的掺杂物浓度。
10.根据权利要求8所述的半导体装置，其特征在于：
其中，所述高电阻区域以及所述低电阻区域分别由不同的材料所构成，并且构成所述低电阻区域的材料的电阻率低于构成所述高电阻区域的材料的电阻率。
11.根据权利要求8所述的半导体装置，其特征在于：
其中，所述高电阻区域以及所述低电阻区域分别由同一材料所构成，并且以与所述屏蔽电极的条纹的长度方向垂直相交的平面进行切割后的所述低电阻区域的切面面积，大于以与所述屏蔽电极的条纹的长度方向垂直相交的平面进行切割后的所述高电阻区域的切面面积。
12.根据权利要求8所述的半导体装置，其特征在于：
其中，所述高电阻区域以及所述低电阻区域位于互相接触的位置上。
13.根据权利要求8所述的半导体装置，其特征在于：
其中，所述高电阻区域以及所述低电阻区域位于经由所述电气绝缘区域相互隔开的位置上。
14.根据权利要求13所述的半导体装置，其特征在于：
其中，所述电气绝缘区域中被夹在所述高电阻区域和所述低电阻区域之间的电气绝缘区域的一部分具有开口部，
并且所述高电阻区域以及所述低电阻区域经由所述开口部部分接触。
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