CN107251231B - 半导体装置 - Google Patents

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Abstract

半导体装置具备：半导体基板(10)，具有漂移层(11)；上述漂移层上的基极层(12)和载流子积聚层(13)；集电极层(22)，形成在上述漂移层中的上述基极层侧的相反侧；多个沟槽(14)，将上述基极层及上述载流子积聚层贯通而到达上述漂移层；栅极电极(16)，形成在上述沟槽内的栅极绝缘膜上；发射极区域(17)，形成在上述基极层的表层部，与上述沟槽相接。上述栅极绝缘膜中，形成在上述沟槽中的比峰值位置更靠上述集电极层侧的侧面上的部分的至少一部的厚度大于形成在比上述峰值位置更靠上述沟槽的开口部侧的侧面上的部分的厚度，上述峰值位置是上述载流子积聚层的杂质浓度最高的位置。

Description

半导体装置
相关申请的相互参照
本申请基于2015年2月25日提出的日本专利申请第2015－35360号及2016年2月17日提出的日本专利申请第2016－28255号主张优先权，这里引用其记载内容。
技术领域
本发明涉及沟槽栅型的形成有绝缘栅型双极晶体管(以下简称作IGBT)的半导体装置。
背景技术
以往，作为在工业用马达等电子设备中使用的半导体装置，已知有形成有IGBT的装置(例如，参照专利文献1)。
具体而言，在该半导体装置中，在具有N－型的漂移层的半导体基板的表层部形成有基极层，在基极层与漂移层之间形成有载流子积聚层(以下简称作CS(carrier storage)层)。并且，以将基极层及CS层贯通的方式形成有多个沟槽，各沟槽被形成于壁面的栅极绝缘膜和形成在栅极绝缘膜上的栅极电极埋入。此外，在基极层的表层部，以与沟槽相接的方式形成有N+型的发射极区域。
在半导体基板的背面侧，形成有P+型的集电极层。并且，在半导体基板的表面侧，形成有基极层以及与发射极区域电连接的发射极电极，在半导体基板的背面侧，形成有与集电极层电连接的集电极电极。
在这样的半导体装置中，当在发射极电极上施加比集电极电极低的电压、并且在栅极电极上施加绝缘栅构造的阈值电压Vth以上的电压，则在基极层中的与沟槽相接的部分形成N型的反型层(即沟道)，并且在漂移层及CS层中的与沟槽相接的部分形成电子的蓄积层。并且，从发射极区域经由反型层及蓄积层将电子向漂移层供给，并从集电极层将空穴向漂移层供给，通过电导率调制，漂移层的电阻值下降而成为导通状态。此时，蓄积在漂移层中的空穴被CS层抑制了经由基极层向发射极电极的逸出，所以能够实现开启电压的降低。
但是，在这样的半导体装置中，虽然通过CS层能够实现开启电压的降低，但通过形成CS层，有从截止状态向导通状态转移时的开关控制性下降的问题。另外，所谓截止状态，是在集电极电极与发射极电极之间不流过电流的状态，所谓导通状态，是在集电极电极与发射极电极之间流过电流的状态。
即，当对栅极电极施加规定的电压，则栅极电位逐渐上升，在集电极电极与发射极电极之间当栅极电位成为阈值电压Vth以上则开始流过电流。此时，供给到漂移层中的空穴被CS层抑制了从发射极电极的逸出，被拉向蓄积层。另外，由于空穴容易被蓄积到CS层附近，所以在蓄积层中的位于CS层附近的部分容易蓄积空穴。并且，由于栅极电位因蓄积在该部分中的空穴而变动，所以开关控制性下降。
现有技术文献
专利文献
专利文献1：日本特开2005－347289号公报
发明内容
本发明的目的在于，提供实现开启电压的降低并且能够抑制开关控制性的下降的半导体装置。
在本发明的技术方案中，半导体装置具备：半导体基板，具有第1导电型的漂移层；第2导电型的基极层，形成在上述漂移层上；第1导电型的载流子积聚层，形成在上述漂移层上，与上述漂移层相比杂质浓度更高；第2导电型的集电极层，形成在上述漂移层中的上述基极层侧的相反侧；多个沟槽，将上述基极层及上述载流子积聚层贯通而到达上述漂移层，沿着上述半导体基板的面方向的一个方向形成；栅极绝缘膜，形成在上述沟槽的壁面；栅极电极，形成在上述栅极绝缘膜上；以及第1导电型的发射极区域，形成在上述基极层的表层部，与上述沟槽相接。上述栅极绝缘膜中，形成在上述沟槽中的比峰值位置更靠上述集电极层侧的侧面上的部分的至少一部的厚度大于形成在比上述峰值位置更靠上述沟槽的开口部侧的侧面上的部分的厚度，上述峰值位置是上述载流子积聚层的杂质浓度最高的位置。
根据上述的半导体装置，当从截止状态向导通状态转移时，即使在位于CS层附近的沟槽的侧面附近蓄积有载流子，也由于在该沟槽的侧面的至少一部分上形成有较厚的栅极绝缘膜，所以在栅极绝缘膜较厚的部分能够抑制因载流子而栅极电位变动。因此，能够在实现开启电压的降低的同时，抑制开关控制性的下降。
附图说明
关于本发明的上述目的及其他目的、特征及优点，一边参照附图一边通过下述详细的记述会变得更明确。
图1是第1实施方式的半导体装置的剖视图。
图2是表示半导体装置从截止状态向导通状态转移的转移中途的状态的示意图。
图3是表示栅极绝缘膜的厚度均匀的半导体装置的集电极电极－发射极电极间的电压与时间的关系的图。
图4是表示图1所示的半导体装置的集电极电极－发射极电极间的电压与时间的关系的图。
图5是第2实施方式的半导体装置的剖视图。
图6是其他实施方式的半导体装置的剖视图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于相同或等同的部分赋予相同的标号而进行说明。
(第1实施方式)
对第1实施方式进行说明。另外，本实施方式的半导体装置例如优选作为逆变器、DC/DC变换器等的电源电路中使用的功率开关元件来使用。
如图1所示，半导体装置具有作为漂移层11发挥功能的N－型的半导体基板10。并且，在漂移层11上(即，半导体基板10的一面10a侧)，形成有P型的基极层12以及比漂移层11杂质浓度高的CS层13。在本实施方式中，CS层13形成在漂移层11与基极层12之间。即，在漂移层11上，从漂移层11侧起依次配置有CS层13及基极层12。
并且，形成有将基极层12及CS层13贯通而到达漂移层11的多个沟槽14，基极层12及CS层13被多个沟槽14分隔。多个沟槽14在本实施方式中沿着半导体基板10的一面10a的面方向中的一方向(即，图1中纸面进深方向)等间隔地以条状形成。
沟槽14被以将各沟槽14的壁面覆盖的方式形成的栅极绝缘膜15、和形成在该栅极绝缘膜15之上的由多晶硅等构成的栅极电极16埋入。由此，构成沟槽栅构造。以下，对本实施方式的沟槽栅构造具体地说明。
在本实施方式中，沟槽14由第1沟槽14a和第2沟槽14b构成，第1沟槽14a构成沟槽14的开口部并且形成到CS层13的中途部，第2沟槽14b与该第1沟槽14a连通并到达漂移层11。具体而言，在CS层13的杂质浓度最高的峰值位置，第2沟槽14b与第1沟槽14a连结。即，第1沟槽14a从半导体基板10的一面10a形成到CS层13的峰值位置。
另外，在图1中，将峰值位置用虚线表示。此外，CS层13通过通常的半导体工艺形成，通过将N型的杂质进行离子注入后热处理而形成。因此，CS层13的峰值位置为漂移层11与基极层12的层叠方向上的中途位置。换言之，CS层13的峰值位置为CS层13的内部。再换言之，CS层13的峰值位置在本实施方式中也可以说存在于CS层13和漂移层11的界面与CS层13和基极层12的界面之间的位置。
并且，第2沟槽14b的对置的侧面的间隔比第1沟槽14a的对置的侧面的间隔长。即，沟槽14为所谓的壶形状。
另外，在本实施方式中，第1沟槽14a与第2沟槽14b的连结部分为具有曲率的形状(即，带有圆度的形状)，被平滑地连结。此外，这里，虽然没有特别图示，但第1沟槽14a与第2沟槽14b的连结部分也可以如成为大致直角那样急剧地变化。
并且，栅极绝缘膜15的在第2沟槽14b的侧面形成的部分比在第1沟槽14a的侧面形成的部分厚。即，关于栅极绝缘膜15，沟槽14中的在与CS层13的峰值位置相比更靠半导体基板10的另一面10b侧(即，后述的集电极层22侧)的侧面形成的部分的厚度大于在比峰值位置更靠沟槽14的开口部侧的侧面形成的部分的厚度。换言之，栅极绝缘膜15，其形成在沟槽14中的与峰值位置相比更靠半导体基板10的另一面10b侧的与CS层13相接的侧面上的部分的厚度，大于形成在与峰值位置相比更靠沟槽14的开口部侧的侧面上的部分的厚度。
另外，在本实施方式中，栅极绝缘膜15，其形成在第2沟槽14b的底面上的部分也比形成在第1沟槽14a的侧面上的部分厚。即，形成在第2沟槽14b的壁面上的部分全部比形成在第1沟槽14a的侧面上的部分厚。虽然没有特别限定，但在本实施方式中，栅极绝缘膜15，其形成在第1沟槽14a的侧面上的部分为100nm，形成在第2沟槽14b上的部分的厚度为200nm。此外，这里的形成在沟槽14的侧面上的栅极绝缘膜15包括在沟槽14的侧面通过CVD法等堆积的部分、和在沟槽14的侧面通过热氧化法等形成的部分。
在本实施方式中，如以上这样构成沟槽栅构造。因此，关于相邻的沟槽14的间隔，相邻的第2沟槽14b的间隔A比相邻的第1沟槽14a的间隔B短。
在基极层12的表层部，形成有N+型的发射极区域17、和被发射极区域17夹着的P+型的体(body)区域18。发射极区域17以比漂移层11高的杂质浓度构成，形成为终止于基极层12内并且与沟槽14的侧面相接。另一方面，体区域18以比基极层12高的杂质浓度构成，与发射极区域17同样地形成为终止于基极层12内。
更详细地讲，发射极区域17在沟槽14间的区域中以沿着沟槽14的延伸设置方向与沟槽14的侧面相接的方式呈棒状延伸设置，成为终止于比沟槽14的顶端靠内侧的位置的构造。同样，体区域18以被两个发射极区域17夹着的状态沿着沟槽14的延伸设置方向以棒状延伸设置，成为终止于比沟槽14的顶端靠内侧的位置的构造。另外，本实施方式的体区域18以半导体基板10的一面10a为基准而形成得比发射极区域17深。
在半导体基板10的一面10a上，形成有由BPSG等构成的层间绝缘膜19，在层间绝缘膜19，形成有使发射极区域17的一部分及体区域18露出的接触孔19a。并且，在层间绝缘膜19上，形成有经由接触孔19a而与发射极区域17及体区域18电连接的发射极电极20。
在漂移层11中的基极层12侧的相反侧(即，半导体基板10的另一面10b侧)，形成有N型的场终止(filed stop)层(以下，简称作FS层)21。该FS层21并不一定必要，为了通过防止耗尽层的扩展从而实现耐压和稳态损失的性能提高、并且控制从半导体基板10的另一面10b侧注入的空穴的注入量而具备。
并且，隔着FS层21而在漂移层11的相反侧，形成有P+型的集电极层22，在集电极层22上(即，半导体基板10的另一面10b上)形成有与集电极层22电连接的集电极电极23。
以上是本实施方式的半导体装置的结构。另外，在本实施方式中，N+型、N－型相当于第1导电型，P型、P+型相当于第2导电型。接着，对上述半导体装置的动作进行说明。
上述半导体装置中，将发射极电极20接地并在集电极电极23上施加正的电压。并且，当被从未图示的栅极控制电路施加规定的电压、以使栅极电极16的栅极电位成为绝缘栅构造的阈值电压Vth以上，则如图2所示，在基极层12中的与沟槽14相接的部分，形成将发射极区域17与CS层13及漂移层11相连的N型的反型层(即，沟道)31，并且，在漂移层11及CS13层中的与沟槽14相接的部分形成电子的蓄积层32。并且，电子被从发射极区域17经由反型层向漂移层11供给，并且，空穴被从集电极层22向漂移层11供给，通过电导率调制，漂移层的电阻值下降而成为导通状态。另外，在图2中，省略层间绝缘膜19及发射极电极20等而进行表示。
在此情况下，栅极电极16的栅极电位由于从栅极控制电路施加的电压而逐渐上升，在集电极电极23与发射极电极20之间当栅极电位成为阈值电压Vth以上则开始流过电流。此时，供给到漂移层11中的空穴被CS层13抑制了从发射极电极20的逸出，被拉向蓄积层32。特别是，空穴由于容易被蓄积到CS层13附近，所以在蓄积层32中也容易在与第2沟槽14b的侧面相接的部分蓄积大量的空穴。
因此，在将栅极绝缘膜15均匀地形成在沟槽14的壁面上的以往的半导体装置中，由于在蓄积层32中蓄积的空穴，栅极电极16的栅极电位容易变动。即，如图3所示，在栅极电位变得充分高(即，集电极电极－发射极电极间的电压成为一定)之前，集电极电极－发射极电极间的电压发生急剧上升的变动。另外，在栅极电位充分变高之后，由于在集电极电极23与发射极电极20之间流过稳定的电流，所以即使栅极电位由于空穴而上升也没有问题。
对此，在本实施方式中，使栅极绝缘膜15中的形成在第2沟槽14b的侧面上的部分的厚度比形成在第1沟槽14a上的部分的厚度厚。即，使与蓄积层32中的容易蓄积空穴的部分相接的栅极绝缘膜15较厚。因此，如图4所示，即使在CS层13附近的蓄积层32中蓄积大量的空穴，也能够抑制因该空穴而栅极电位变动。因而，当使半导体装置从截止状态成为导通状态时，能够抑制在栅极电位变得充分高(即，集电极电极－发射极电极间的电压成为一定)之前集电极电极－发射极电极间的电压急剧上升(即，能够成为逐渐变小的波形)，能够抑制开关控制性的下降。
另外，图3是栅极绝缘膜15的厚度是100nm时的模拟结果，图4是栅极绝缘膜15中的形成在第1沟槽14a的侧面上的部分的厚度是100nm、形成在第2沟槽14b的侧面上的部分的厚度是200nm时的模拟结果。此外，图3及图4中的Rg表示栅极电阻的大小。如图3及图4所示，即使将栅极电阻Rg的大小变更，虽然电流开始流动的时间点不同，但基本的波形也几乎不变化。并且，在栅极绝缘膜15的厚度是均匀的情况下(即图3)，当从截止状态成为导通状态时，集电极电极－发射极电极间的电压发生急剧上升的变动。
此外，空穴由于由CS层13构成势垒而被抑制了从发射极电极20的逸出，但势垒在CS层13中也特别是峰值位置变大。因此，空穴容易集中在CS层13的峰值位置，在蓄积层32中也特别容易被蓄积到在峰值位置附近形成的部分。即，空穴在蓄积层32中也最容易被蓄积到形成在比峰值位置靠集电极层22侧的CS层13中的部分。
因而，在本实施方式中，栅极绝缘膜15中，形成在沟槽14中的与位于比峰值位置靠集电极层22侧的CS层13相接的侧面上的部分的厚度，比形成在位于比峰值位置靠沟槽14的开口部侧的侧面上的部分的厚度厚。即，栅极绝缘膜15中，与空穴特别容易被蓄积的蓄积层32相接的部分较厚。因此，能够有效地抑制当从截止状态成为导通状态时栅极电位的急剧上升。
如以上说明，在本实施方式中，使栅极绝缘膜15中的形成在第2沟槽14b的侧面上的部分比形成在第1沟槽14a的侧面上的部分厚。因此，即使在CS层13附近的蓄积层32中蓄积有大量的空穴，也能够抑制因该空穴而栅极电位变动。因而，能够抑制当使半导体装置从截止状态成为导通状态时集电极电极－发射极电极间的电压发生急剧上升的变动，能够抑制开关控制性的下降(即，参照图4)。即，根据本实施方式的半导体装置，能够使CS层13的杂质浓度较高而实现开启电压的降低，并且抑制开关控制性的下降。
进而，在本实施方式中，栅极绝缘膜15中，形成在沟槽14中的与比峰值位置靠集电极层22侧的CS层13相接的侧面上的部分的厚度，比形成在比峰值位置靠沟槽14的开口部侧的侧面上的部分的厚度厚。即，栅极绝缘膜15中，使与空穴特别容易被蓄积的蓄积层32相接的部分较厚。因此，能够更有效地抑制栅极电位的变动。
此外，在本实施方式中，使栅极绝缘膜15中的形成在第2沟槽14b的底面上的部分也比形成在第1沟槽14a上的部分厚。因此，空穴虽然容易被蓄积到CS层13附近的蓄积层32，但也被蓄积到与远离CS层13的位置(即，第2沟槽14b的底面)相接的部分，所以还能够抑制因蓄积在该部分中的空穴而栅极电位变动。
进而，在本实施方式中，在相邻的沟槽14的间隔中，相邻的第2沟槽14b的间隔A比相邻的第1沟槽14a的间隔B短。因此，与使相邻的沟槽14的间隔固定为第1沟槽14a的间隔B的情况相比，能够使空穴进一步向漂移层11蓄积，能够进一步实现开启电压的降低。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式而言变更了沟槽栅构造，其他与第1实施方式是同样的，所以这里省略说明。
在本实施方式中，如图5所示，在相对于半导体基板10的一面10a正交的方向上，沟槽14的对置的侧面的间隔固定。即，仅由1个沟槽构成。
栅极电极16包括第1栅极电极16a和第2栅极电极16b，第1栅极电极16a从沟槽14的开口部侧形成到峰值位置，第2栅极电极16b在峰值位置与第1栅极电极16a连结并且配置在沟槽14的底面侧。并且，第1栅极电极16a的宽度比第2栅极电极16b的宽度长。
另外，第1栅极电极16a与第2栅极电极16b电连接。此外，所谓第1、第2栅极电极16a、16b的宽度，是相对于沟槽14的延伸设置方向正交的方向，是与半导体基板10的一面10a的面方向平行的方向(即，图5中纸面左右方向)的长度。即，在本实施方式中，也与上述第1实施方式同样，栅极绝缘膜15中，形成在沟槽14中的与比峰值位置靠集电极层22侧的CS层13相接的侧面上的部分的厚度比形成在比峰值位置靠沟槽14的开口部侧的侧面上的部分的厚度厚。
作为这样的半导体装置，也由于栅极绝缘膜15的形成在沟槽14中的比CS层13的峰值位置靠集电极层22侧的侧面上的部分的厚度比形成在比峰值位置靠沟槽14的开口部侧的侧面上的部分的厚度厚，所以也能够得到与上述第1实施方式同样的效果。
(其他实施方式)
例如，在上述第1实施方式中，对设第1导电型为N型、设第2导电型为P型的例子进行了说明，但也可以设第1导电型为P型，设第2导电型为N型。
此外，在上述第1实施方式中，由于如上述那样，空穴被大量蓄积到蓄积层32中的CS层13附近(即，沟槽14中的CS层13附近的侧面)，所以如图6所示，也可以是，栅极绝缘膜15的形成在第2沟槽14b的底面上的部分的厚度与形成在第1沟槽14a的侧面上的部分的厚度相等。即，也可以使栅极绝缘膜15中的形成在第2沟槽14b的底面上的部分的厚度比形成在第2沟槽14b的侧面上的部分的厚度薄。同样，在上述第2实施方式中，栅极绝缘膜15也可以是，形成在沟槽14的底面上的部分的厚度与形成在比CS层13的峰值位置靠沟槽14的开口部侧的部分的厚度相等。
进而，在上述第1、第2实施方式中，说明了栅极绝缘膜15的形成在第2沟槽14b的侧面上的部分整体上比形成在第1沟槽14a的侧面上的部分厚的例子。但是，栅极绝缘膜15只要其形成在第2沟槽14b的侧面上的部分的至少一部分比形成在第1沟槽14a的侧面上的部分厚，就能够由该较厚的部分抑制栅极电位的变动。即，栅极绝缘膜15中，只要形成在沟槽14中的比CS层13的杂质浓度最高的峰值位置更靠集电极层22侧的侧面上的部分的至少一部分的厚度比形成在比CS层13的峰值位置更靠沟槽14的开口部侧的侧面上的部分的厚度厚，就能够由该较厚的部分抑制栅极电位的变动。例如，在上述第1、第2实施方式中，栅极绝缘膜15也可以是，仅使沟槽14中的与漂移层11相接的部分的厚度比形成在比峰值位置更靠沟槽14的开口部侧的侧面上的部分的厚度厚。同样，在上述第1、第2实施方式中，栅极绝缘膜15也可以是，仅使沟槽14中的与比峰值位置更靠集电极层22侧的CS层13相接的部分的厚度比形成在比峰值位置更靠沟槽14的开口部侧的侧面上的部分的厚度厚。
此外，在上述第1、第2实施方式中，CS层13也可以不是形成在漂移层11与基极层12之间，而是形成在基极层12内，以将基极层12分隔为上方区域和下方区域。即，也可以在漂移层11上依次配置基极层12的下方区域、CS层13、基极层12的上方区域。
本发明依据实施例进行了记述，但应理解的是本发明并不限定于该实施例及构造。本发明也包含各种各样的变形例及等价范围内的变形。除此以外，各种各样的组合或形态、还有在它们中仅包含一个要素、其以上或其以下的其他的组合或形态也包含在本发明的范畴及思想范围中。

Claims (4)

1.一种半导体装置，其特征在于，
具备：
半导体基板(10)，具有第1导电型的漂移层(11)；
第2导电型的基极层(12)，形成在上述漂移层上；
第1导电型的载流子积聚层(13)，形成在上述漂移层上，与上述漂移层相比杂质浓度更高；
第2导电型的集电极层(22)，形成在上述漂移层中的上述基极层侧的相反侧；
多个沟槽(14)，将上述基极层及上述载流子积聚层贯通而到达上述漂移层，沿着上述半导体基板的面方向的一个方向形成；
栅极绝缘膜(15)，形成在上述沟槽的壁面；
栅极电极(16)，形成在上述栅极绝缘膜上；以及
第1导电型的发射极区域(17)，形成在上述基极层的表层部，与上述沟槽相接，
上述载流子积聚层，在上述漂移层及上述基极层的层叠方向上的中途位置具有峰值位置，该峰值位置是上述载流子积聚层的杂质浓度最高的位置；
上述栅极绝缘膜中，形成在上述沟槽中的比上述峰值位置更靠上述集电极层侧的与上述载流子积聚层相接的侧面上的部分的厚度大于形成在比上述峰值位置更靠上述沟槽的开口部侧的侧面上的部分的厚度。
2.如权利要求1所述的半导体装置，其特征在于，
上述沟槽具有构成该沟槽的开口部并形成到上述峰值位置的第1沟槽(14a)、和在上述峰值位置与上述第1沟槽连通并到达上述漂移层的第2沟槽(14b)，该第2沟槽的对置的侧面的间隔比上述第1沟槽的对置的侧面的间隔长；
上述栅极绝缘膜的形成在上述第2沟槽的侧面上的部分比形成在上述第1沟槽的侧面上的部分厚；
相邻的上述第2沟槽的间隔(A)比相邻的上述第1沟槽的间隔(B)短。
3.如权利要求1所述的半导体装置，其特征在于，
上述沟槽的对置的侧面的间隔是固定的；
上述栅极电极具有从上述沟槽的开口部侧形成到上述峰值位置的第1栅极电极(16a)、和在上述峰值位置与第1栅极电极连结并且配置在上述沟槽的底面侧的第2栅极电极(16b)；
上述第1栅极电极的宽度比上述第2栅极电极的宽度长。
4.如权利要求1所述的半导体装置，其特征在于，
上述栅极绝缘膜的形成在上述沟槽的底面上的部分的厚度大于形成得比上述峰值位置更靠上述沟槽的开口部侧的部分的厚度。
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