JP5246302B2 - 半導体装置 - Google Patents
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Description
さらに、コンタクト層が形成されていない場合、または、コンタクト層がエミッタ層より浅くされていたり、トレンチの延設方向と垂直方向であって、かつドリフト層の平面方向と平行な方向の長さが隣接するトレンチゲートの底部の間隔より短くされている場合と比較して、オフ時に、正孔を抜けやすくすることができ、ラッチアップが発生することを抑制することができる。
本発明の第1実施形態について説明する。図1は、本実施形態の半導体装置の断面構成を示す図である。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して、ゲート電極7を分離させたものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図6は本実施形態における半導体装置の断面構成を示す図である。
上記各実施形態では、P+型コレクタ層1の主表面上にN−型ドリフト層3を形成し、N−型ドリフト層3の厚さ方向に電流を流す縦型の半導体装置について説明したが、P+型コレクタ層1をN−型ドリフト層3の表層部に形成し、N−型ドリフト層3の平面方向に電流を流す横型の半導体装置に本発明を適用することもできる。図10は、本実施形態における半導体装置の断面構成を示す図である。
上記各実施形態では、第1導電型をN型とし、第2導電型をP型とした例について説明したが、第1導電型をP型とし、第2導電型をN型とすることもできる。
2 N+型バッファ層
3 N−型ドリフト層
4 P型ベース層
5 トレンチ
6 ゲート絶縁膜
7 ゲート電極
8 トレンチゲート
9 N+型エミッタ層
10 P+型コンタクト層
11 層間絶縁膜
12 エミッタ電極
13 コレクタ電極
Claims (11)
- 第1導電型のドリフト層(3)と、
前記ドリフト層(3)の表面側に形成された第2導電型のベース層(4)と、
前記ベース層(4)を貫通して前記ドリフト層(3)に達し、所定方向に延設された複数のトレンチ(5)と、前記複数のトレンチ(5)の壁面にそれぞれ形成されたゲート絶縁膜(6)と、前記ゲート絶縁膜(6)上にそれぞれ形成されたゲート電極(7)と、を含んで構成されるトレンチゲート(8)と、
前記ベース層(4)の表層部であって、前記トレンチゲート(8)の側部に形成された第1導電型のエミッタ層(9)と、
前記ドリフト層(3)を挟んで前記エミッタ層(9)と離間して配置される第2導電型のコレクタ層(1)と、を備え、
前記トレンチゲート(8)は、前記所定方向と垂直方向であって、前記ドリフト層(3)の平面方向と平行な方向に突出した底部を前記ドリフト層(3)に備え、
前記トレンチゲート(8)の前記底部と前記コレクタ層(1)との間には、前記ドリフト層(3)が配置されており、
隣接する前記トレンチゲート(8)の前記底部の間隔が、隣接する前記トレンチゲート(8)における前記底部と反対側の間隔より短くされており、
前記ゲート絶縁膜(6)は、前記トレンチ(5)のうち前記底部を構成する壁面に形成されている部分の厚さが、前記トレンチ(5)のうち前記底部を構成する壁面より開口部側の壁面に形成されている部分の厚さより厚くされており、
前記ベース層(4)の表層部のうち、隣接する前記トレンチゲート(8)の間であって、前記エミッタ層(9)を挟んで前記トレンチゲート(8)と反対側であり、隣接する前記トレンチゲート(8)の底部の間に位置する前記ドリフト層(3)と対向する部分には、前記エミッタ層(9)よりも深い位置まで形成され、かつ前記所定方向と垂直方向であって、前記ドリフト層(3)の平面方向と平行な方向の長さが隣接する前記トレンチゲート(8)の底部の間隔より長くされ、前記ベース層(4)よりも高濃度とされた第2導電型のコンタクト層(10)が形成されており、
前記ドリフト層(3)に前記エミッタ層(9)および前記コレクタ層(1)から注入された電子および正孔を蓄積して前記ドリフト層(3)の抵抗値を伝導度変調させることを特徴とする半導体装置。 - 前記ゲート絶縁膜(6)は、前記トレンチ(5)のうち前記底部を構成する側壁に形成されている部分の厚さが、前記トレンチ(5)のうち前記底部を構成する側壁より開口部側の側壁に形成されている部分の厚さより厚くされていることを特徴とする請求項1に記載の半導体装置。
- 前記トレンチ(5)は、前記ベース層(4)に形成されている第1トレンチ(5a)と、前記第1トレンチ(5a)と連通し、対向する側壁の間隔が前記第1トレンチ(5a)の対向する側壁の間隔より長くされていると共に前記ドリフト層(3)に達する第2トレンチ(5b)とを有し、
前記第2トレンチ(5b)の壁面に形成されている前記ゲート絶縁膜(6)は、前記第1トレンチ(5a)の壁面に形成されている前記ゲート絶縁膜(6)より厚くされており、
前記トレンチゲート(8)の底部は、前記第2トレンチ(5b)、前記第2トレンチ(5b)に形成されたゲート絶縁膜(6)、前記第2トレンチ(5b)に埋め込まれた前記ゲート電極(7)により構成されていることを特徴とする請求項1または2に記載の半導体装置。 - 前記コレクタ層(1)は、前記ドリフト層(3)の前記表面側と反対側の裏面側に形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記コレクタ層(1)は、前記ドリフト層(3)の表層部に形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 請求項1ないし4のいずれか1つに記載の半導体装置の製造方法であって、
前記コレクタ層(1)を構成する基板の主表面上に、第1導電型のドリフト層(3)と第2導電型のベース層(4)とが形成されたものを用意する工程と、
異方性エッチングにより前記ベース層(4)に第1トレンチ(5a)を形成する工程と、
前記第1トレンチ(5a)にゲート絶縁膜(6)を構成する絶縁膜(6a)を形成する工程と、
前記第1トレンチ(5a)に前記絶縁膜(6a)を介して酸素不透過性の保護膜(15)を形成する工程と、
前記第1トレンチ(5a)に異方性エッチングを行い、当該第1トレンチ(5a)の底面に配置された前記保護膜(15)を除去すると共に、前記第1トレンチ(5a)と連通し、底面が前記ドリフト層(3)に位置する第2トレンチ(5b)を形成する工程と、
前記第2トレンチ(5b)に前記絶縁膜(6a)より厚く、かつ前記第1、第2トレンチ(5a、5b)に前記ゲート電極(7)を形成した際に、前記所定方向と垂直方向であって、前記基板の主表面と平行な方向に突出した底部を前記ドリフト層(3)に備える前記トレンチゲート(8)が構成される熱酸化膜(6b)を形成する工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。 - 請求項1ないし4のいずれか1つに記載の半導体装置の製造方法であって、
前記コレクタ層(1)を構成する基板の主表面上に、第1導電型のドリフト層(3)と第2導電型のベース層(4)とが形成されたものを用意する工程と、
異方性エッチングにより前記ベース層(4)に第1トレンチ(5a)を形成する工程と、
前記第1トレンチ(5a)に絶縁膜(17)を形成する工程と、
前記第1トレンチ(5a)に異方性エッチングを行い、当該第1トレンチ(5a)の底面に配置された前記絶縁膜(17)を除去すると共に、前記第1トレンチ(5a)と連通し、底面が前記ドリフト層(3)に位置する第2トレンチ(5b)を形成する工程と、
前記第2トレンチ(5b)に、前記第1、第2トレンチ(5a、5b)に前記ゲート電極(7)を形成した際に、前記所定方向と垂直方向であって、前記基板の主表面と平行な方向に突出した底部を前記ドリフト層(3)に備える前記トレンチゲート(8)が構成される熱酸化膜(6b)を形成する工程と、
前記第1、第2トレンチ(5a、5b)に前記ゲート電極(7)を構成する第1導電性材料(18)を埋め込む工程と、
前記第1トレンチ(5a)に埋め込まれた前記第1導電性材料(18)を除去する工程と、
前記第1トレンチ(5a)の側壁に形成された絶縁膜(17)を除去する工程と、 前記第1トレンチ(5a)の側壁に前記熱酸化膜(6b)より薄く前記ゲート絶縁膜(6)を構成する絶縁膜(6a)を形成すると共に前記第2トレンチ(5b)に埋め込まれた前記第1導電性材料(18)上に絶縁膜(16)を形成する工程と、
前記第1トレンチ(5a)に前記ゲート電極(7)を構成する第2導電性材料(19)を埋め込む工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。 - 請求項1ないし5のいずれか1つに記載の半導体装置の製造方法であって、
前記ドリフト層(3)を構成する基板の主表面上に、第2導電型のベース層(4)が形成されたものを用意する工程と、
異方性エッチングにより前記ベース層(4)に第1トレンチ(5a)を形成する工程と、
前記第1トレンチ(5a)にゲート絶縁膜(6)を構成する絶縁膜(6a)を形成する工程と、
前記第1トレンチ(5a)に前記絶縁膜(6a)を介して酸素不透過性の保護膜(15)を形成する工程と、
前記第1トレンチ(5a)に異方性エッチングを行い、当該第1トレンチ(5a)の底面に配置された前記保護膜(15)を除去すると共に、前記第1トレンチ(5a)と連通し、底面が前記ドリフト層(3)に位置する第2トレンチ(5b)を形成する工程と、
前記第2トレンチ(5b)に前記絶縁膜(6a)より厚く、かつ前記第1、第2トレンチ(5a、5b)に前記ゲート電極(7)を形成した際に、前記所定方向と垂直方向であって、前記基板の主表面と平行な方向に突出した底部を前記ドリフト層(3)に備える前記トレンチゲート(8)が構成される熱酸化膜(6b)を形成する工程と、
前記基板に不純物をイオン注入して熱処理することにより前記コレクタ層(1)を形成する工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。 - 請求項1ないし5のいずれか1つに記載の半導体装置の製造方法であって、
前記ドリフト層(3)を構成する基板の主表面上に、第2導電型のベース層(4)が形成されたものを用意する工程と、
異方性エッチングにより前記ベース層(4)に第1トレンチ(5a)を形成する工程と、
前記第1トレンチ(5a)に絶縁膜(17)を形成する工程と、
前記第1トレンチ(5a)に異方性エッチングを行い、当該第1トレンチ(5a)の底面に配置された前記絶縁膜(17)を除去すると共に、前記第1トレンチ(5a)と連通し、底面が前記ドリフト層(3)に位置する第2トレンチ(5b)を形成する工程と、
前記第2トレンチ(5b)に、前記第1、第2トレンチ(5a、5b)に前記ゲート電極(7)を形成した際に、前記所定方向と垂直方向であって、前記基板の主表面と平行な方向に突出した底部を前記ドリフト層(3)に備える前記トレンチゲート(8)が構成される熱酸化膜(6b)を形成する工程と、
前記第1、第2トレンチ(5a、5b)に前記ゲート電極(7)を構成する第1導電性材料(18)を埋め込む工程と、
前記第1トレンチ(5a)に埋め込まれた前記第1導電性材料(18)を除去する工程と、
前記第1トレンチ(5a)の側壁に形成された絶縁膜(17)を除去する工程と、
前記第1トレンチ(5a)の側壁に前記熱酸化膜(6b)より薄く前記ゲート絶縁膜(6)を構成する絶縁膜(6a)を形成すると共に前記第2トレンチ(5b)に埋め込まれた前記第1導電性材料(18)上に絶縁膜(16)を形成する工程と、
前記第1トレンチ(5a)に前記ゲート電極(7)を構成する第2導電性材料(19)を埋め込む工程と、
前記基板に不純物をイオン注入して熱処理することにより前記コレクタ層(1)を形成する工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。 - 前記基板の主表面と反対側の裏面から不純物をイオン注入して熱処理することにより前記コレクタ層(1)を形成する工程と、を含む工程を行うことを特徴とする請求項8または請求項9に記載の半導体装置の製造方法。
- 前記第2トレンチ(5b)を形成する工程の後に、前記第2トレンチ(5b)を等方性エッチングし、前記第2トレンチ(5b)の開口端を後退させて対向する側壁の間隔を前記第1トレンチ(5a)の対向する側壁の間隔より長くすることを特徴とする請求項6ないし10のいずれか1つに記載の半導体装置の製造方法。
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