CN111785778A - 屏蔽栅沟槽型功率mosfet器件及工艺方法 - Google Patents
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Abstract
本发明公开了一种屏蔽栅沟槽型功率MOSFET器件及其工艺方法,本发明器件位于在半导体基片中且具有多个沟槽，沟槽内上半部为沟槽栅极，下半部为屏蔽栅；屏蔽栅由沟槽底部的第一介质层包裹，将屏蔽栅与半导体基片材质完全隔离，即屏蔽栅的底部、两侧以及顶部均具有第一介质层；所述沟槽上部的侧壁具有作为栅介质层的第二介质层，沟槽栅极与底部的屏蔽栅之间间隔有第一介质层，所述第二介质层的厚度小于第一介质层的厚度；所述沟槽下部的第一介质层的厚度向外侧的半导体基片材质中延伸超出上部的第二介质层外侧所在的投影范围。本发明通过将沟槽底部的厚介质层向基片延伸，缩小了沟槽间横向的间距，降低了导通电阻。
Description
技术领域
本发明涉及半导体器件及制造领域，特别是指一种屏蔽栅沟槽型功率MOSFET器件，本发明还涉及所述屏蔽栅沟槽型功率MOSFET器件的工艺方法。
背景技术
随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型M0SFET(Trench M0S)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。
现有的一种的屏蔽栅沟槽型功率MOSFET器件如图1所示，在硅衬底或者外延1上形成有沟槽，通过屏蔽栅结构，栅漏间电容完全转换为源漏电容，栅漏电容得以消除。另外，在关断状态(栅源端接0电位)，由于底部屏蔽栅介质层存在，产生横向耗尽，从而提高击穿电压BV。
图1所示为传统的底部厚介质层器件，为满足器件特定设计规格(接触孔最小尺寸C1及接触孔到沟道栅最小尺寸C2)，沟槽间最小间距为X1。同时，为保证特定击穿电压下临近沟槽间形成完全耗尽,需要最小外延电阻率R1。上述结构器沟槽间的间距X1仍然存在优化的空间，可以进一步地缩小以降低导通电阻。
发明内容
本发明所要解决的技术问题在于提供一种屏蔽栅沟槽型功率MOSFET器件，能够进一步降低导通电阻。
本发明还要解决的技术问题还在于提供所述屏蔽栅沟槽型功率MOSFET器件的工艺方法。
为解决上述问题，本发明所述的一种屏蔽栅沟槽型功率MOSFET器件，包含一半导体基片，所述半导体基片中具有多个沟槽，所述的多个沟槽内的底部均填充有第一介质层；
所述的多个沟槽，其沟槽内部空间划分为两部分，其中上部为屏蔽栅沟槽型功率MOSFET的沟槽栅极，下部为屏蔽栅沟槽型功率MOSFET的屏蔽栅；
所述沟槽下部的屏蔽栅由沟槽底部的第一介质层包裹，将屏蔽栅与半导体基片材质完全隔离，即屏蔽栅的底部、两侧以及顶部均具有第一介质层；
所述沟槽上部的侧壁具有第二介质层，所述第二介质层为栅介质层，所述多晶硅栅极位于沟槽上部，多晶硅栅极与底部的屏蔽栅之间间隔有第一介质层，多晶硅栅极与半导体基板之间间隔第二介质层；
在半导体基片的浅层中还依次具有阱注入层以及源注入层，其中阱注入层位于源注入层的下方，源注入层位于半导体的表层；
所述第二介质层的厚度小于第一介质层的厚度；
所述沟槽下部包含有具有第一介质层的屏蔽栅的宽度大于其上部的包含第一介质层的多晶硅栅极结构的宽度，即沟槽下部的第一介质层的厚度向外侧的半导体基片材质中延伸超出上部的第二介质层外侧所在的投影范围。
进一步的改进是，所述的半导体基片包括硅衬底和/或硅外延层。
进一步的改进是，所述第一介质层及第二介质层为同种材料。
进一步的改进是，所述第一介质层及第二介质层为氧化硅层。
进一步的改进是，所述半导体基片表面还具有接触孔介质层，所述接触孔介质层上方还具有金属层；所述接触孔介质层中具有接触孔，所述接触孔还穿通源注入层到达源注入层下方的阱注入层中；所述金属层通过接触孔内填充的金属与阱注入层接触引出阱注入层。
进一步的改进是，所述接触孔底部的阱注入层中还具有重掺杂的接触注入区，所述接触孔通过接触注入区引出阱注入层。
为解决上述问题，本发明还提供所述屏蔽栅沟槽型功率MOSFET器件的工艺方法，包含如下工艺步骤：
第一步，提供一半导体基片，在所述半导体基片上淀积一层第三介质层，然后形成一层光刻胶，以光刻胶定义出沟槽区，刻蚀打开第三介质层；以第三介质层为硬掩模继续对第三介质层下的半导体基片进行刻蚀，形成沟槽；
第二步，整体进行淀积，形成第四介质层；
第三步，对第四介质层进行刻蚀，保留沟槽侧壁的第四介质层；
第四步，以第三介质层为硬掩模，对沟槽进行第二次刻蚀；
第五步，对沟槽底部进行局部热氧化，形成底部的厚介质层；
第六步，在沟槽内填充多晶硅并回刻，形成沟槽底部屏蔽栅多晶硅电极；
第七步，去除沟槽上部第四介质层，然后沟槽底部屏蔽栅多晶硅上方形成屏蔽栅/沟槽栅间的介质层；在沟槽上部侧壁形成栅介质层，填充多晶硅并回刻形成沟槽栅；去除半导体基片表面的第三介质层；
第八步，进行离子注入，在半导体基片浅层中形成阱注入层以及源注入层；
第九步，在半导体基片表面淀积接触孔介质层，刻蚀形成接触孔，完成接触孔底部的注入，然后淀积正面及背面金属层并刻蚀，完成最终器件。
进一步的改进是，所述第一步中，所述的第三介质层为氧化硅层，或者氮化硅层；所述第一步中刻蚀的沟槽深度为浅于沟槽的完整深度。
进一步的改进是，所述第二步中，淀积的第四介质层覆盖在半导体基片表面的第三介质层上，以及沟槽内的侧壁及沟槽底部；所述第四介质层为氮化硅层，或者是能阻挡当前沟道侧壁氧化的介质。
进一步的改进是，所述第三步中，采用干法刻蚀，对半导体基片表面的第四介质层以及沟槽底部的第四介质层进行刻蚀，去除所述区域的第四介质层，沟槽侧壁的第四介质层以及半导体基片表面的第三介质层保留。
进一步的改进是，所述第四步中，以干法刻蚀工艺对沟槽底部进行第二次刻蚀，使沟槽达到设计的完整深度，第二次刻蚀新增加的沟槽深度其沟槽侧壁没有第四介质层保护，露出半导体基片材质。
进一步的改进是，所述第五步中，沟槽底部进行局部氧化，沟槽上方的侧壁由第四介质层保护而不受影响，沟槽下方裸露的侧壁的半导体基片材质发生氧化同时向沟槽侧壁外侧延伸而形成厚的氧化硅层；所述厚的氧化硅层向半导体基片区域扩展，使沟槽下部侧壁氧化硅层超出其上方受第四介质层保护的沟槽所占的区域。
进一步的改进是，所述第六步中，沟槽内淀积填充多晶硅后回刻，回刻至沟槽下部其高度不超过沟槽侧壁的第一介质层，以形成屏蔽栅。
进一步的改进是，所述第七步中，将沟槽上部侧壁的第四介质层完全去除，然后沟槽底部屏蔽栅多晶硅上方形成屏蔽栅/沟槽栅间的隔离介质层，所述隔离介质层与底部的第一介质层为同种材质，连成一体，厚度与第一介质层的厚度保持一致；在沟槽上部侧壁形成栅介质层，所述栅介质层与第一介质层衔接，使沟槽内部与半导体基片材质之间完全隔离；填充多晶硅并回刻至低于半导体基片表面的第三介质层，或者是接近第三介质层高度，但需保证第三介质层表面多晶硅全部去除，，形成沟槽栅。
进一步的改进是，所述第八步中，通过离子注入在半导体基片的浅层形成阱注入层，然后再通过一步离子注入在半导体基片表层形成源注入层。
本发明所述的屏蔽栅沟槽型功率MOSFET器件，通过将沟槽底部的屏蔽栅的厚介质层向基片延伸扩展，超出传统器件的沟槽范围，使沟槽横剖面(包含介质层)呈“凸”字型，在保持沟槽底部厚介质层的厚度不变的情况下缩小了沟槽间横向的间距，因此在导通状态下，降低了导通电阻，提升器件优值。
附图说明
图1是传统的屏蔽栅沟槽型功率MOSFET的器件结构示意图。
图2～10是本发明各工艺步骤示意图。
图11是本发明工艺流程图。
附图标记说明
1是半导体基片，2是沟槽底部厚介质层(第一介质层)，3是栅介质层(第二介质层)，4是沟槽内上部多晶硅(多晶硅栅极)，5是阱注入层，6是源注入层，7是接触孔介质层，8是接触孔底部接触注入区，9是金属层，10是沟槽栅/屏蔽栅隔离介质层，11是屏蔽栅，12是第三介质层，13是第四介质层。
具体实施方式
本发明所述的屏蔽栅沟槽型功率MOSFET器件，如图10所示，是本发明器件沿沟槽横断面的剖面图。所述的器件位于一半导体基片上，如硅衬底或者是硅外延上，所述半导体基片中具有多个沟槽，所述的多个沟槽内的底部均填充有第一介质层。为了简化图示，本发明附图中仅展示一个沟槽，其他部分的沟槽与图示中保持一致。
所述的多个沟槽，其沟槽内部空间划分为上半部和下半部两部分，其中上半部为屏蔽栅沟槽型功率MOSFET的沟槽栅极，沟槽下半部为屏蔽栅沟槽型功率MOSFET的屏蔽栅。
所述沟槽下部的屏蔽栅由沟槽下半部的第一介质层包裹，将屏蔽栅多晶硅与半导体基片材质完全隔离，即屏蔽栅多晶硅的底部、两侧以及顶部均具有第一介质层。
所述沟槽上部为屏蔽栅沟槽型功率MOSFET的沟槽栅，上部沟槽的侧壁具有作为栅介质层的第二介质层，所述第二介质层的厚度远低于第一介质层。第一介质层和第二介质层可以为同种材质，比如氧化硅层。第二介质层与第一介质层融合衔接在一起，将沟槽内的多晶硅与半导体基片材质完全隔离。
在半导体基片的浅层中还依次具有阱注入层以及源注入层，其中阱注入层位于源注入层的下方，源注入层位于半导体的表层。
在半导体基片的表面具有接触孔介质层，接触孔介质层上方具有金属层，所述接触孔介质层中还具有接触孔，接触孔穿通接触孔介质层及源注入层，其底部位于阱注入层中，且接触孔底部的阱注入层中还具有重掺杂的接触注入区，所述接触孔中填充金属并与接触注入区接触将阱注入层引出到金属层，形成电极。
所述沟槽下部包含有具有第一介质层的屏蔽栅的宽度大于其上部的包含第一介质层的沟槽栅结构的宽度，即沟槽下部的第一介质层的厚度向外侧的半导体基片材质中延伸超出上部的第二介质层外侧所在的投影范围。结合附图10的剖面图所示，图中位于下部的屏蔽栅的横向宽度超出其上部的沟槽栅的横向宽度(包含其各自侧面的介质层)，在剖面上呈“凸”字形态，因此，相邻的两个凸字形沟槽，当其上部之间的间距与传统器件保持一致的X1时，其下半部分之间的间距X1’小于传统器件的X1，因为传统器件的沟槽上半部与下半部的间距一致，其沟槽是直上直下的没有形貌变化，因此沟槽上部与下部之间有相同的间距X1，而本发明横断面呈凸字形的沟槽，其下半部的横向间距被缩小，在与传统器件相同底部厚介质层厚度情况下，由于沟槽间距离缩减，特定击穿电压下所需最小外延电阻率为R1’，本发明器件的R1’的值小于传统结构器件的R1的值,导通状态下，进一步降低导通电阻，提升优值。
本发明上述器件的工艺方法先结合附图2～10说明如下：
第一步，提供一半导体基片，如硅衬底或外延，在所述半导体基片上淀积一层第三介质层，第三介质层主要作为刻蚀的硬掩模层，可以是氧化硅或者是氮化硅。然后形成一层光刻胶，以光刻胶定义出沟槽区，刻蚀打开第三介质层；以第三介质层为硬掩模继续对第三介质层下的半导体基片进行刻蚀，形成沟槽；本步骤形成的沟槽深度浅于沟槽的总设计深度，因此本发明工艺沟槽刻蚀分两步形成，在第二次沟槽刻蚀完成之后才形成完整的沟槽。
第二步，整体淀积形成一层第四介质层；淀积的第四介质层覆盖在半导体基片表面的第三介质层上，以及沟槽内的侧壁及沟槽底部。所述第四介质层优选地为氮化硅层，或者是其他能阻挡后续氧化工艺对已形成的沟槽侧壁的氧化影响的材料均可。
第三步，采用干法刻蚀，对半导体基片表面的第四介质层以及沟槽底部的第四介质层进行刻蚀，去除所述区域的第四介质层，沟槽侧壁的第四介质层以及半导体基片表面的第三介质层保留。
第四步，以第三介质层为硬掩模，以干法刻蚀工艺对沟槽底部进行第二次刻蚀，使沟槽达到设计的完整深度，第二次刻蚀新增加的沟槽深度其沟槽侧壁没有第四介质层保护，露出半导体基片材质。
第五步，对沟槽底部进行局部热氧化，沟槽上方的侧壁由第四介质层保护而不受影响，沟槽下方裸露的侧壁的半导体基片材质发生氧化同时向沟槽侧壁外侧延伸而形成厚的氧化硅层；所述厚的氧化硅层向半导体基片区域扩展，使沟槽下部侧壁氧化硅层超出其上方受第四介质层保护的沟槽所占的区域，形成“凸”字形剖面结构。
第六步，在沟槽内填充多晶硅并回刻，回刻至沟槽下部其高度不超过沟槽侧壁的第一介质层，形成沟槽底部屏蔽栅多晶硅电极。
第七步，将沟槽上部侧壁的第四介质层完全去除，然后沟槽底部屏蔽栅多晶硅上方形成屏蔽栅/沟槽栅间的隔离介质层，所述隔离介质层与底部的第一介质层为同种材质，连成一体，厚度与第一介质层的厚度保持一致；在沟槽上部侧壁形成氧化硅层作为栅介质层，所述栅介质层与第一介质层衔接，使沟槽内部与半导体基片材质之间完全隔离；填充多晶硅并回刻至与半导体基片表面第三介质层表面以下，或者是接近第三介质层表面高度也可以，形成沟槽栅，去除第三介质层表面全部剩余的多晶硅，然后去除半导体基片表面的作为沟槽刻蚀硬掩模的第三介质层，整个半导体基片表面形成平整的平面。
第八步，进行离子注入，通过离子注入在半导体基片的浅层形成阱注入层，然后再通过一步离子注入在半导体基片表层形成源注入层。
第九步，进行后端工艺，在半导体基片表面淀积接触孔介质层，刻蚀形成接触孔，完成接触孔底部的注入，然后淀积正面及背面金属层并刻蚀，完成最终器件。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种屏蔽栅沟槽型功率MOSFET器件，包含一半导体基片，其特征在于：所述半导体基片中具有多个沟槽，所述的多个沟槽内的底部均填充有第一介质层；
所述的多个沟槽，其沟槽内部空间划分为两部分，其中上部为屏蔽栅沟槽型功率MOSFET的沟槽栅极，下部为屏蔽栅沟槽型功率MOSFET的屏蔽栅；
所述沟槽下部的屏蔽栅由沟槽底部的第一介质层包裹，将屏蔽栅与半导体基片材质完全隔离，即屏蔽栅的底部、两侧以及顶部均具有第一介质层；
所述沟槽上部的侧壁具有第二介质层，所述第二介质层为栅介质层，所述多晶硅栅极位于沟槽上部，多晶硅栅极与底部的屏蔽栅之间间隔有第一介质层，多晶硅栅极与半导体基板之间间隔第二介质层；
在半导体基片的浅层中还依次具有阱注入层以及源注入层，其中阱注入层位于源注入层的下方，源注入层位于半导体的表层；
所述第二介质层的厚度小于第一介质层的厚度；
所述沟槽下部包含有具有第一介质层的屏蔽栅的宽度大于其上部的包含第一介质层的多晶硅栅极结构的宽度，即沟槽下部的第一介质层的厚度向外侧的半导体基片材质中延伸超出上部的第二介质层外侧所在的投影范围。
2.如权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于：所述的半导体基片包括硅衬底和/或硅外延层。
3.如权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于：所述第一介质层及第二介质层为同种材料。
4.如权利要求3所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于：所述第一介质层及第二介质层为氧化硅层。
5.如权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于：所述半导体基片表面还具有接触孔介质层，所述接触孔介质层上方还具有金属层；所述接触孔介质层中具有接触孔，所述接触孔还穿通源注入层到达源注入层下方的阱注入层中；所述金属层通过接触孔内填充的金属与阱注入层接触引出阱注入层。
6.如权利要求5所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于：所述接触孔底部的阱注入层中还具有重掺杂的接触注入区，所述接触孔通过接触注入区引出阱注入层。
7.制造如权利要求1所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：包含如下工艺步骤：
第一步，提供一半导体基片，在所述半导体基片上淀积一层第三介质层，然后形成一层光刻胶，以光刻胶定义出沟槽区，刻蚀打开第三介质层；以第三介质层为硬掩模继续对第三介质层下的半导体基片进行刻蚀，形成沟槽；
第二步，整体进行淀积，形成第四介质层；
第三步，对第四介质层进行刻蚀，保留沟槽侧壁的第四介质层；
第四步，以第三介质层为硬掩模，对沟槽进行第二次刻蚀；
第五步，对沟槽底部进行局部热氧化，形成底部的厚介质层；
第六步，在沟槽内填充多晶硅并回刻，形成沟槽底部屏蔽栅多晶硅电极；
第七步，去除沟槽上部第四介质层，然后沟槽底部屏蔽栅多晶硅上方形成屏蔽栅/沟槽栅间的介质层；在沟槽上部侧壁形成栅介质层，填充多晶硅并回刻形成沟槽栅；去除半导体基片表面的第三介质层；
第八步，进行离子注入，在半导体基片浅层中形成阱注入层以及源注入层；
第九步，在半导体基片表面淀积接触孔介质层，刻蚀形成接触孔，完成接触孔底部的注入，然后淀积正面及背面金属层并刻蚀，完成最终器件。
8.如权利要求7所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第一步中，所述的第三介质层为氧化硅层，或者氮化硅层；所述第一步中刻蚀的沟槽深度为浅于沟槽的完整深度。
9.如权利要求7所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第二步中，淀积的第四介质层覆盖在半导体基片表面的第三介质层上，以及沟槽内的侧壁及沟槽底部；所述第四介质层为氮化硅层，或者是其他能阻挡当前沟道侧壁氧化的介质。
10.如权利要求7所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第三步中，采用干法刻蚀，对半导体基片表面的第四介质层以及沟槽底部的第四介质层进行刻蚀，去除所述区域的第四介质层，沟槽侧壁的第四介质层以及半导体基片表面的第三介质层保留。
11.如权利要求7所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第四步中，以干法刻蚀工艺对沟槽底部进行第二次刻蚀，使沟槽达到设计的完整深度，第二次刻蚀新增加的沟槽深度其沟槽侧壁没有第四介质层保护，露出半导体基片材质。
12.如权利要求7所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第五步中，沟槽底部进行局部氧化，沟槽上方的侧壁由第四介质层保护而不受影响，沟槽下方裸露的侧壁的半导体基片材质发生氧化同时向沟槽侧壁外侧延伸而形成厚的氧化硅层；所述厚的氧化硅层向半导体基片区域扩展，使沟槽下部侧壁氧化硅层超出其上方受第四介质层保护的沟槽所占的区域。
13.如权利要求7所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第六步中，沟槽内淀积填充多晶硅后回刻，回刻至沟槽下部其高度不超过沟槽侧壁的第一介质层，以形成屏蔽栅。
14.如权利要求7所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第七步中，将沟槽上部侧壁的第四介质层完全去除，然后沟槽底部屏蔽栅多晶硅上方形成屏蔽栅/沟槽栅间的隔离介质层，所述隔离介质层与底部的第一介质层为同种材质，连成一体，厚度与第一介质层的厚度保持一致；在沟槽上部侧壁形成栅介质层，所述栅介质层与第一介质层衔接，使沟槽内部与半导体基片材质之间完全隔离；填充多晶硅并回刻至低于半导体基片表面的第三介质层，或者是接近第三介质层高度，但需保证第三介质层表面多晶硅全部去除，形成沟槽栅。
15.如权利要求7所述的屏蔽栅沟槽型功率MOSFET器件的工艺方法，其特征在于：所述第八步中，通过离子注入在半导体基片的浅层形成阱注入层，然后再通过一步离子注入在半导体基片表层形成源注入层。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112309975A (zh) * | 2020-10-27 | 2021-02-02 | 杭州士兰微电子股份有限公司 | 双向功率器件的制造方法 |
| CN112838000A (zh) * | 2021-01-07 | 2021-05-25 | 深圳市谷峰电子有限公司 | 一种制造上下结构sgt的工艺方法 |
| CN113394298A (zh) * | 2021-06-23 | 2021-09-14 | 电子科技大学 | 一种超低比导通电阻的ldmos器件及其制造方法 |
| CN113410309A (zh) * | 2021-06-23 | 2021-09-17 | 电子科技大学 | 一种低比导通电阻的分立栅mosfet器件及其制造方法 |
| CN113410291A (zh) * | 2021-06-17 | 2021-09-17 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率器件的制造方法 |
| CN113838921A (zh) * | 2021-09-23 | 2021-12-24 | 电子科技大学 | 一种三维沟槽电荷存储型igbt及其制作方法 |
| CN114420564A (zh) * | 2022-03-28 | 2022-04-29 | 深圳市美浦森半导体有限公司 | 一种分离栅沟槽mos器件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102403346A (zh) * | 2010-09-08 | 2012-04-04 | 株式会社电装 | 半导体器件及其制造方法 |
| CN106024607A (zh) * | 2016-05-18 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅功率mosfet的制造方法 |
-
2020
- 2020-06-30 CN CN202010607838.2A patent/CN111785778A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102403346A (zh) * | 2010-09-08 | 2012-04-04 | 株式会社电装 | 半导体器件及其制造方法 |
| CN106024607A (zh) * | 2016-05-18 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅功率mosfet的制造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112309975A (zh) * | 2020-10-27 | 2021-02-02 | 杭州士兰微电子股份有限公司 | 双向功率器件的制造方法 |
| CN112309975B (zh) * | 2020-10-27 | 2024-02-02 | 杭州士兰微电子股份有限公司 | 双向功率器件的制造方法 |
| CN112838000A (zh) * | 2021-01-07 | 2021-05-25 | 深圳市谷峰电子有限公司 | 一种制造上下结构sgt的工艺方法 |
| CN113410291A (zh) * | 2021-06-17 | 2021-09-17 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率器件的制造方法 |
| CN113410291B (zh) * | 2021-06-17 | 2024-05-03 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率器件的制造方法 |
| CN113394298A (zh) * | 2021-06-23 | 2021-09-14 | 电子科技大学 | 一种超低比导通电阻的ldmos器件及其制造方法 |
| CN113410309A (zh) * | 2021-06-23 | 2021-09-17 | 电子科技大学 | 一种低比导通电阻的分立栅mosfet器件及其制造方法 |
| CN113838921A (zh) * | 2021-09-23 | 2021-12-24 | 电子科技大学 | 一种三维沟槽电荷存储型igbt及其制作方法 |
| CN113838921B (zh) * | 2021-09-23 | 2023-04-25 | 电子科技大学 | 一种三维沟槽电荷存储型igbt及其制作方法 |
| CN114420564A (zh) * | 2022-03-28 | 2022-04-29 | 深圳市美浦森半导体有限公司 | 一种分离栅沟槽mos器件及其制造方法 |
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