CN102403346A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括漂移层(3)、漂移层(3)上的基极层(4)和沟槽栅极结构(8)。每个沟槽栅极结构包括穿透基极层(4)到达漂移层(3)的沟槽(5)、沟槽(5)的壁表面上的栅极绝缘层(6)以及栅极绝缘层(6)上的栅电极(7)。所述沟槽栅极结构(8)的底部部分位于所述漂移层(3)中并在预定方向上扩展，使得在所述方向中，相邻沟槽栅极结构(8)的所述底部部分之间的距离(L1)小于相邻沟槽栅极结构(8)的开口部分之间的距离(L2)。底部部分中的栅极绝缘层(6)的厚度大于开口部分中的栅极绝缘层(6)的厚度。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有绝缘栅双极晶体管(IGBT)的半导体器件，还涉及制造半导体器件的方法。
背景技术
已知具有IGBT的半导体器件是用于诸如工业电动机的电子设备中的功率转换器。这种半导体器件的典型结构如下。
N-型漂移层形成于P+型半导体衬底上作为集电极层。在N-型漂移层的表面部分中形成P型基极层(base layer)。N+型发射极层形成于P型基极层的表面部分中。按照条形图案布置穿透P型基极层和N+型发射极层并到达N-型漂移层的沟槽。栅极绝缘层和栅电极形成于每个沟槽的壁上，从而可以形成沟槽栅极结构。发射电极通过层间电介质层形成于P型基极层和N+型发射极层上。发射电极通过层间电介质层中形成的接触孔电连接到P型基极层和N+型发射极层。集电电极形成于集电极层的背表面上并电连接到集电极层。
在这样的半导体器件中，在向栅电极施加预定栅极电压时，在P型基极层与栅极绝缘层接触的部分中形成反转层，在N-型漂移层与栅极绝缘层接触的部分中形成电子累积层。然后，电子从N+型发射极层通过反转层和累积层流到N-型漂移层，空穴从集电极层流到N-型漂移层。于是，由于电导率调制导致电阻减小，从而可以使半导体器件导通。
尽管具有这种IGBT的半导体器件的导通电压小于具有金属氧化物半导体场效应晶体管(MOSFET)的半导体器件，但对进一步降低导通电压的需求越来越大。
在对应于JP-A-2007-43123的US2007/0001263中公开的半导体器件中，将相邻栅电极之间的距离设置成从0.55nm到0.3μm范围的非常小的值。
在JP-A-2008-153389中公开的半导体器件中，沟槽栅极结构底部的宽度大于沟槽栅极结构其他部分的宽度，使得相邻沟槽栅极结构底部之间的距离小于沟槽栅极结构其他部分之间的距离。
在US 2007/0001263或JP-A-2008-153389中公开的这种半导体器件中，流入N-型漂移层中的空穴较不可能通过相邻沟槽栅极结构之间的空间流到P型基极层。于是，在N-型漂移层中可以累积大量空穴。于是，从发射极层通过反转层和累积层注入N-型漂移层中的电子的量增加。由于电子迁移率大于空穴迁移率，可以进一步降低导通电压。
顺便提及，对改善半导体器件负载短路能力同时降低半导体器件的导通电压有越来越大的需求。
亦即，在负载短路时，有大的饱和电流流动，从而可以产生与饱和电流成正比的焦耳热。结果，半导体器件的温度可以升高到最大容许温度以上。
发明内容
鉴于以上情况，本发明的目的是提供一种具有低导通电压和改进的负载短路能力的半导体器件。本发明的另一目的是提供一种制造半导体器件的方法。
根据本发明的第一方面，一种半导体器件包括：第一导电类型的漂移层；所述漂移层前侧上的第二导电类型的基极层；沟槽栅极结构；位于所述基极层的表面部分中并与所述沟槽栅极结构相邻的第一导电类型的发射极层；以及与所述发射极层隔着漂移层设置的第二导电类型的集电极层。每个沟槽栅极结构包括穿透基极层到达漂移层的沟槽、沟槽壁表面上的栅极绝缘层以及栅极绝缘层上的栅电极。沟槽栅极结构的长度方向平行于漂移层的平面方向，宽度方向平行于漂移层的平面方向并垂直于长度方向，深度方向垂直于漂移层的平面方向。沟槽栅极结构具有底部部分和开口部分。底部部分界定沟槽栅极结构的底部。开口部分位于沿深度方向的沟槽栅极结构与底部部分相对一侧。底部部分位于漂移层中并在宽度方向上扩展，使得在宽度方向上相邻沟槽栅极结构的底部部分之间的距离小于相邻沟槽栅极结构的开口部分之间的距离。底部部分的沟槽的壁表面上的栅极绝缘层的厚度大于开口部分的沟槽的壁表面上的栅极绝缘层的厚度。
根据本发明的第二方面，制造半导体器件的第一方法包括制备衬底，所述衬底包括所述集电极层，所述集电极层上的所述漂移层和所述漂移层上的基极层。第一方法还包括通过各向异性蚀刻工艺在所述基极层中形成第一沟槽；在第一沟槽中形成第一栅极绝缘层；在所述第一沟槽中的第一栅极绝缘层上形成不透氧保护层；通过各向异性蚀刻工艺去除所述第一沟槽底部上的保护层，形成与所述第一沟槽相通的第二沟槽，使得所述第二沟槽的底部在所述漂移层中；通过热氧化工艺在所述第二沟槽中形成比所述第一栅极绝缘层厚的第二栅极绝缘层，使得所述沟槽栅极结构的底部部分位于所述漂移层中并沿所述宽度方向扩展。
根据本发明的第三方面，制造半导体器件的第二方法包括制备衬底，所述衬底包括所述集电极层，所述集电极层上的所述漂移层和所述漂移层上的基极层。第二方法还包括通过各向异性蚀刻工艺在所述基极层中形成第一沟槽；在第一沟槽中形成第一绝缘层；通过各向异性蚀刻工艺去除所述第一沟槽底部上的第一绝缘层，形成与所述第一沟槽相通的第二沟槽，使得所述第二沟槽的底部在所述漂移层中；通过热氧化工艺在所述第二沟槽中形成第二栅极绝缘层，使得所述沟槽栅极结构的底部部分位于所述漂移层中并沿所述宽度方向扩展；利用第一导电材料填充所述第一沟槽和第二沟槽以形成栅电极；去除第一沟槽中的第一导电材料；去除所述第一沟槽侧壁上的第一绝缘层；在所述第二沟槽中的第一导电材料上形成第二绝缘层，从而在所述第一沟槽的侧壁上形成比所述第二栅极绝缘层薄的第一栅极绝缘层；以及利用第二导电材料填充第一沟槽以形成栅电极。
根据本发明的第四方面，制造半导体器件的第三方法包括制备衬底，所述衬底包括漂移层和所述漂移层前侧上的基极层。第三方法还包括通过各向异性蚀刻工艺在所述基极层中形成第一沟槽；在第一沟槽中形成第一栅极绝缘层；在所述第一沟槽中的第一栅极绝缘层上形成不透氧保护层；通过各向异性蚀刻工艺去除所述第一沟槽底部上的保护层，形成与所述第一沟槽相通的第二沟槽，使得所述第二沟槽的底部在所述漂移层中；通过热氧化工艺在所述第二沟槽中形成比所述第一栅极绝缘层厚的第二栅极绝缘层，使得所述沟槽栅极结构的底部部分位于所述漂移层中并沿所述宽度方向扩展；以及通过向所述衬底中离子注入杂质并对所述衬底退火来形成所述集电极层。
根据本发明的第五方面，制造半导体器件的第四方法包括：制备衬底，所述衬底包括漂移层和所述漂移层前侧上的基极层。第四方法还包括：通过各向异性蚀刻工艺在所述基极层中形成第一沟槽；在第一沟槽中形成第一绝缘层；通过各向异性蚀刻工艺去除所述第一沟槽底部上的第一绝缘层，形成与所述第一沟槽相通的第二沟槽，使得所述第二沟槽的底部在所述漂移层中；通过热氧化工艺在所述第二沟槽中形成第二栅极绝缘层，使得所述沟槽栅极结构的底部部分位于所述漂移层中并沿所述宽度方向扩展；利用第一导电材料填充所述第一沟槽和第二沟槽以形成栅电极；去除第一沟槽中的第一导电材料；去除所述第一沟槽侧壁上的第一绝缘层；在所述第二沟槽中的第一导电材料上形成第二绝缘层，从而在所述第一沟槽的侧壁上形成比所述第二栅极绝缘层薄的第一栅极绝缘层；利用第二导电材料填充第一沟槽以形成栅电极；以及通过向所述衬底中离子注入杂质并对所述衬底退火来形成所述集电极层。
附图说明
根据以下描述和附图，本发明的上述和其他目的、特征和优点将变得更加显见，在附图中类似的附图标记表示类似元件。在附图中：
图1是示出了根据本发明第一实施例的半导体器件的截面图的示图；
图2A-2D是示出了制造图1的半导体器件的过程的示图；
图3A-3D是示出了图2A-2D过程之后的过程的示图；
图4A-4C是示出了通过改变沟槽栅极结构的第二沟槽中绝缘层的氧化时间而形成的沟槽栅极结构附近的半导体器件部分的截面图的示图；
图5A示出了执行模拟以测量负载短路时图4A-4C所示半导体器件中集电极-发射极电压和集电极-发射极电流密度之间关系的结果；以及图5B示出了执行模拟以测量负载未短路时图4A-4C所示半导体器件中集电极-发射极电压和集电极-发射极电流密度之间关系的结果；
图6是示出了根据本发明第二实施例的半导体器件的截面图的示图；
图7A-7D是示出了制造图6的半导体器件的过程的示图；
图8A-8D是示出了图7A-7D所示过程之后的过程的示图；
图9A-9D是示出了图8A-8D所示过程之后的过程的示图；以及
图10是示出了根据本发明第三实施例的半导体器件的截面图的示图。
具体实施方式
(第一实施例)
下面参考图1描述根据本发明第一实施例的半导体器件。图1是示出了半导体器件的截面图的示图。
如图1所示，N+型缓冲层2形成于半导体衬底的主表面上，该半导体衬底提供P+型集电极层1。N-型漂移层3形成于N+型缓冲层2上。P型基极层4形成于N-型漂移层3的表面部分中。
沟槽5穿透P型基极层4并到达N-型漂移层3。沟槽5在平行于半导体衬底的主表面的第一方向上延伸并布置成条形图案。根据第一实施例，第一方向垂直于包含图1的图纸表面。栅极绝缘层6形成于每个沟槽5的壁表面上。栅电极7形成于栅极绝缘层6上，从而可以利用栅极绝缘层6和栅电极7填充沟槽5。于是，沟槽5、栅极绝缘层6和栅电极7构造出沟槽栅极结构8。
每个沟槽栅极结构8的底部部分都至少位于N-型漂移层3中并在平行于半导体衬底的主表面的第二方向扩展(即平行于N-型漂移层3的平面方向)。第二方向垂直于第一方向。于是，如图1所示，相邻沟槽栅极结构8的底部部分之间的第一距离L1小于第二方向上相邻沟槽栅极结构的开口部分之间的第二距离L2。例如，第一距离L1可以是大约0.5微米(μm)，第二距离L2可以是大约1.5μm。
换言之，第二距离L2表示相邻沟槽栅极结构8之间P型基极层4的表面部分的宽度。根据第一实施例，如图1所示，沟槽栅极结构8的底部部分位于N-型漂移层3和P型基极层4之间的界面上方。亦即，沟槽栅极结构8的底部部分位于N-型漂移层3和P型基极层4中。
要指出的是，利用P型基极层4、栅极绝缘层6、栅电极7和N+型发射极层9构造的MOS区域的阈值电压Vt取决于P型基极层4的杂质浓度的最大值。在N-型漂移层3和P型基极层4之间的界面上方，沟槽栅极结构8的底部部分从P型基极层4的第一部分延伸到N-型漂移层3。P型基极层4的第一部分比P型基极层4的第二部分更接近N-型漂移层3。P型基极层4在第二部分具有杂质浓度的最大值。亦即，沟槽栅极结构8的底部部分从P型基极层4的第一部分延伸到N-型漂移层3，这不影响MOS区域的阈值电压Vt。或者，沟槽栅极结构8的底部部分仅位于N-型漂移层3中。
根据第一实施例，沟槽栅极结构8的沟槽5包括第一沟槽5a和第二沟槽5b。第一沟槽5a位于P型基极层4中并在垂直于半导体衬底主表面的方向上延伸。第二沟槽5b与第一沟槽5a相通，从N-型漂移层3和P型基极层4之间的界面附近延伸到N-型漂移层3。第二沟槽5b的侧壁上的相对点之间的距离大于第一沟槽5a的侧壁上相对点之间的距离。换言之，第二沟槽5b的开口宽度大于第一沟槽5a的开口宽度，使得沟槽5能够具有花瓶形状。第一沟槽5a、形成于第一沟槽5a的壁表面上的栅极绝缘层6、填充第一沟槽5a的栅电极7界定沟槽栅极结构8的开口部分。第二沟槽5b、形成于第二沟槽5b的壁表面上的栅极绝缘层6、填充第二沟槽5b的栅电极7界定沟槽栅极结构8的底部部分。沟槽5具有连接部分，连接第一沟槽5a和第二沟槽5b。沟槽5的连接部分的形状被形成为(即修圆为)具有第一曲率。第二沟槽5b的底表面的角落的形状被形成为(即修圆为)具有第二曲率。
界定沟槽栅极结构8的底部部分的沟槽5的壁表面上的栅极绝缘层6的厚度大于界定沟槽栅极结构8的开口部分的沟槽5的壁表面上的栅极绝缘层6的厚度。具体而言，第二沟槽5b的壁表面上的栅极绝缘层6的厚度大于第一沟槽5a的壁表面上的栅极绝缘层6的厚度。更具体而言，第二沟槽5b侧壁上的栅极绝缘层6的厚度大于第一沟槽5a侧壁上的栅极绝缘层6的厚度。例如，第二沟槽5b侧壁上的栅极绝缘层6的厚度可以从大约200纳米(nm)到大约300nm，第一沟槽5a侧壁上的栅极绝缘层6的厚度可以大约为100nm。
此外，连接第一沟槽5a和第二沟槽5b的连接部分的侧壁上的栅极绝缘层6的厚度几乎等于第二沟槽5b侧壁上的栅极绝缘层6的厚度并大于第一沟槽5a侧壁上的栅极绝缘层6的厚度。
N+型发射极层9形成于P型基极层4的表面部分中并与沟槽栅极结构8相邻。此外，杂质浓度大于P型基极层4的杂质浓度的P+型接触层10形成于P型基极层4的表面部分中。P+型接触层10与N+型发射极层9相邻并与沟槽栅极结构8隔着N+型发射极层9。于是，P+型接触层10位于相邻的沟槽栅极结构8之间并位于相邻的沟槽栅极结构8的底部部分之间的N-型漂移层3的正上方。
根据第一实施例，P+型接触层10距P型基极层4表面的深度大于N+型发射极层9距P型基极层4表面的深度。此外，P+型接触层10在第二方向上的宽度L3大于相邻的沟槽栅极结构8底部部分之间的第一距离L1。如前所述，第二方向平行于半导体衬底的主表面(即P+型集电极层1)并垂直于沟槽5延伸所在的第一方向。例如，P+型接触层10的宽度L3可以是大约0.8μm。
隔着层间电介质层11在N+型发射极层9、P+型接触层10和栅电极7上形成发射电极12。发射电极12通过层间电介质层11中形成的接触孔11a电连接到N+型发射极层9和P+型接触层10。集电电极13形成于P+型集电极层1的背表面上并电连接到P+型集电极层1。到此为止，描述了根据第一实施例的半导体器件的结构。在第一实施例中，N+型和N-型被定义为第一导电类型，P+型和P-型被定义为第二导电类型。
接下来，下文参考图2A-2D和3A-3D描述制造根据第一实施例的半导体器件的方法。为了容易解释，在图2A-2D和3A-3D中，相邻的沟槽栅极结构8之间的距离大于图1中相邻的沟槽栅极结构8之间的距离。
首先，如图2A所示，制备衬底，其中按照下述顺序在半导体衬底上形成N+型缓冲层2、N-型漂移层3和P型基极层4，所述半导体衬底作为P+型集电极层1。然后，通过化学气相沉积(CVD)工艺等在P型基极层4上形成氧化硅等制成的蚀刻掩模14。然后，通过在要形成第一沟槽5a的位置处对蚀刻掩模14构图来形成开口。
接下来，如图2B所示，利用蚀刻掩模14执行诸如反应离子蚀刻(RIE)工艺的各向异性蚀刻工艺以形成第一沟槽5a。根据第一实施例，第一沟槽5a终止于P型基极层4中。具体而言，界定第一沟槽5a的开口的第一端以及与第一沟槽5a的第一端相对的第二端都位于P型基极层4中。因此，执行各向异性蚀刻工艺，使得第一沟槽5a能够从P型基极层4的表面延伸到N-型漂移层3和P型基极层4之间的界面附近。然后，根据需要，可以执行化学干法蚀刻(CDE)等以去除第一沟槽5a壁表面中的损伤。
然后，如图2C所示，通过热氧化工艺在第一沟槽5a的壁表面上形成用于栅极绝缘层6的第一栅极绝缘层6a。或者，可以通过诸如CVD工艺的另一种工艺形成第一栅极绝缘层6a。
接下来，如图2D所示，形成不透氧保护层15。保护层15保护第一沟槽5a的壁表面，使其不会在图3A所示的过程中被热氧化，下文描述该过程。根据第一实施例，保护层15为氮化硅(SiN)层，由CVD工艺形成，使得可以用保护层15覆盖第一沟槽5a的壁表面。于是，在完成图2D所示的过程时，在第一沟槽5a的壁表面上按该顺序堆叠第一栅极绝缘层6a和保护层15。
然后，如图3A所示，执行各向异性蚀刻工艺，例如RIE工艺，以有选择地去除第一沟槽5a底壁上的保护层15和第一栅极绝缘层6a，而不去除第一沟槽5a侧壁上的保护层15。然后，利用剩余的保护层15作为掩模对第一沟槽5a的底壁实施诸如RIE工艺的各向异性蚀刻工艺，以便形成与第一沟槽5a相通并到达N-型漂移层3的第二沟槽5b。如上所述，在图3A所示的过程中，将第一沟槽5a的侧壁上剩余的保护层15用作各向异性蚀刻工艺的掩模以形成第二沟槽5b。因此，在完成图3A中所示过程时，第二沟槽5b侧壁上的相对点之间的距离小于第一沟槽5a侧壁上相对点之间的距离。简而言之，第二沟槽5b的宽度小于第一沟槽5a的宽度。
接下来，如图3B所示，利用保护层15作为蚀刻掩模执行第二沟槽5b的各向同性蚀刻，使得第二沟槽5b侧壁上相对点之间的距离可以大于第一沟槽5a侧壁上相对点之间的距离。于是，沟槽5的形状可以形成为像花瓶一样。由于第二沟槽5b是通过各向同性蚀刻工艺蚀刻的，所以第一沟槽5a和第二沟槽5b之间的连接部分的形状被形成为具有第一曲率，第二沟槽5b底表面的角落的形状被形成为具有第二曲率。
然后，如图3C所示，通过热氧化工艺在第二沟槽5b的壁表面上形成用于栅极绝缘层6的第二栅极绝缘层6b，使得第二栅极绝缘层6b的厚度可以大于第一沟槽5a壁表面上的第一栅极绝缘层6a的厚度。由于第一沟槽5a的侧壁覆盖了不透氧保护层15，所以在第一沟槽5a的壁表面上未形成热氧化层。因此，例如，可以在1150℃的温度下，在预定氧化时间内通过湿式氧化工艺形成比第一栅极绝缘层6a更厚的第二栅极绝缘层6b。或者，可以通过干式氧化工艺形成第二栅极绝缘层6b。
然后，如图3D所示，去除保护层15。然后，执行常规半导体制造工艺，例如，通过用诸如掺杂多晶硅的导电材料填充沟槽5来形成栅电极7，并形成N+型发射极层9、P+型接触层10、层间电介质层11、发射电极12和集电电极13。例如，在通过离子注入工艺形成N+型发射极层9和P+型接触层10时，可以将对用于P+型接触层10的杂质进行注入的离子加速电压设置成大于对用于N+型发射极层9的杂质进行注入的离子加速电压。在这种方法中，P+型接触层10的深度可以大于N+型发射极层9的深度。通过这种方式，制造出根据第一实施例的半导体器件。
接下来，下文描述根据第一实施例的半导体器件的工作。首先，描述半导体器件的导通操作。
在向栅电极7施加预定栅极电压时，在P型基极层4与沟槽5中的栅极绝缘层6接触的部分中形成N型反转层，在N型漂移层3与沟槽5中的栅极绝缘层6接触的部分中形成电子累积层。
然后，电子从N+型发射极层9通过反转层和累积层流到N-型漂移层3，空穴从P+型集电极层流到N-型漂移层3。于是，由于电导率调制的原因，N-型漂移层3的电阻减小，从而可以使半导体器件导通。
如上所述，根据第一实施例，相邻沟槽栅极结构8的底部分之间的第一距离L1小于相邻沟槽栅极结构8的开口部分之间的第二距离L2。因此，与相邻沟槽栅极结构之间的距离等于相邻沟槽栅极结构之间P型基极层的表面部分的宽度时相比，限制了注入N-型漂移层3中的空穴的运动，从而可以在N-型漂移层3中累积大量空穴。于是，从N+型发射极层9通过反转层和累积层注入到N-型漂移层3中的电子的量增加，从而可以降低半导体器件的导通电压。
此外，根据第一实施例，形成于第二沟槽5b中的栅极绝缘层6的厚度大于形成于第一沟槽5a中的栅极绝缘层6的厚度。具体而言，第二沟槽5b侧壁上的栅极绝缘层6的厚度大于第一沟槽5a侧壁上栅极绝缘层6的厚度。因此，与栅极绝缘层厚度在沟槽5中均匀时相比，累积层的宽度减小，从而能够减小饱和电流。于是，可以改进半导体器件的负载短路能力。
图4A-4C是示图，示出了通过改变用以执行图3C所示的氧化工艺以形成第二沟槽5b壁表面上的第二栅极绝缘层6b的氧化时间，而观察到的沟槽栅极结构8附近的半导体器件的部分的截面图。
如下形成图4A所示的半导体器件。无需图2C所示的形成第一栅极绝缘层6a的工艺形成第二沟槽5b，然后通过执行CVD工艺而非热氧化工艺在图3C中所示的工艺中在沟槽5的壁表面上形成栅极绝缘层6。于是，在图4A所示的半导体器件中，栅极绝缘层6的厚度在沟槽5中是均匀的。
如下形成图4B所示的半导体器件。通过在1150℃的温度下在30分钟氧化时间内执行湿式氧化工艺，在图3C所示的过程中形成第二栅极绝缘层6b。
如下形成图4C所示的半导体器件。通过在1150℃的温度下在90分钟氧化时间内执行湿式氧化工艺，在图3C所示的过程中形成第二栅极绝缘层6b。
图5A和5B示出了模拟的结果，所述模拟被执行以测量图4A-4C所示半导体器件中集电极-发射极电压Vce和集电极-发射极电流Ice密度之间关系。在以下条件下执行这种模拟：栅极-发射极电压为15伏(V)，工作温度为27℃。要指出的是，图5A示出了在负载短路时观察到的关系。
从图4A一4C可以看出，第二栅极绝缘层6b的厚度随着执行湿式氧化工艺以形成第二沟槽5b的氧化时间增加而增大。此外，从图5A可以看出，饱和电流随着第二氧化层6b厚度增加而减小。这样的原因在于，随着第二栅极绝缘层6b变得更厚，形成于N-型漂移层3与栅极绝缘层6接触的部分中的累积层变得更窄，使得用于集电极-发射极电流的电流路径能够变得更窄。
此外，从图5B可以看出，随着第二沟槽5b中第二栅极绝缘层6b变得更厚，导通电压变得更小。这样的原因在于，随着第二栅极绝缘层6b变得更厚，相邻沟槽栅极结构8的底部部分之间的距离L1变得更小。
于是，根据第一实施例的半导体器件可以既具有低的导通电压又具有改进的负载短路能力。
接下来，描述半导体器件的截止操作。在施加到栅电极7的栅极电压变为零时，n型反转层和累积层都消失。然后，停止从N+型发射极层9注入电子，也停止从P+型集电极层1注入空穴。于是，从发射电极12排出N-型漂移层3中累积的空穴。
返回到图1，根据第一实施例，在P型基极层4的表面部分中形成P+型接触层10，其位于相邻沟槽栅极结构8底部部分之间的N-型漂移层3正上方。此外，P+型接触层10的深度大于N+型发射极层9的深度，P+型接触层10的宽度L3大于相邻沟槽栅极结构8的底部部分之间的第一距离L1。因此，与P+型接触层10的深度小于N+型发射极层9的深度时或P+型接触层10的宽度小于相邻沟槽栅极结构8之间的距离时相比，容易从发射电极12通过P+型接触层10排出空穴，从而可以防止闩锁(latch-up)。
接下来描述第一实施例的优点。
如上所述，根据第一实施例，相邻沟槽栅极结构8底部分之间的第一距离L1小于相邻沟槽栅极结构8开口部分之间的第二距离L2。因此，与相邻沟槽栅极结构之间的距离等于相邻沟槽栅极结构之间P型基极层的表面部分宽度时相比，限制了注入N-型漂移层3中的空穴的运动，从而可以在N-型漂移层3中累积大量空穴。于是，从N+型发射极层9通过反转层和累积层注入N-型漂移层3中的电子的量增加。由于电子迁移率大于空穴迁移率，可以降低导通电压。
此外，根据第一实施例，第二沟槽5b中的栅极绝缘层6的厚度大于第一沟槽5a中的栅极绝缘层6的厚度。具体而言，第二沟槽5b侧壁上的栅极绝缘层6的厚度大于第一沟槽5a侧壁上栅极绝缘层6的厚度。因此，与栅极绝缘层厚度在沟槽5中均匀时相比，累积层的宽度减小，从而能够减小饱和电流。于是，可以改进半导体器件的负载短路能力。
可以认为，即使在栅极绝缘层具有均匀厚度时，也可以通过增大栅极绝缘层的厚度来实现导通电压的降低和负载短路能力的改进。不过，在这种情况下，P型基极层和栅电极之间的栅极绝缘层变得过厚。结果，提高了利用N+型发射极层、P+型基极层、栅极绝缘层和栅电极构造出的MOS区域的阈值电压Vt。相反，根据第一实施例，可以改善负载短路能力而不提高MOS区域的阈值电压Vt。
此外，根据第一实施例，相邻沟槽栅极结构8底部部分之间的第一距离L1小于相邻沟槽栅极结构8开口部分之间的第二距离L2。换言之，相邻沟槽栅极结构8之间P型基极层4的表面部分的宽度大于相邻沟槽栅极结构8底部部分之间的距离。
因此，根据第一实施例的半导体器件与例如US20070001263中公开的半导体器件(其中相邻沟槽栅极结构之间的距离恒定且非常小)相比可以具有以下优点。首先，在导通半导体器件时形成的相邻反转层不太可能连接在一起。因此，可以防止或减小饱和电流的增加。第二，增加了连接到发射电极12的N+型发射极层9和P+型接触层10的总接触面积。因此，减小了接触电阻，从而可以进一步降低导通电压。第三，由于相邻沟槽栅极结构8之间的P型基极层4的表面部分的宽度大，所以容易进行对准，以将发射电极12连接到N+型发射极层9和P+型接触层10。于是，可以简化半导体器件的制造过程。
此外，根据第一实施例，P+型接触层10的深度大于N+型发射极层9的深度，P+型接触层10的宽度L3大于相邻沟槽栅极结构8的底部部分之间的第一距离L1。因此，与P+型接触层10的深度小于N+型发射极层9的深度时或P+型接触层10的宽度小于相邻沟槽栅极结构8之间距离时相比，在截止半导体器件时，容易从发射电极12通过P+型接触层10排出空穴。于是，可以防止闩锁。
此外，根据第一实施例，通过热氧化工艺在第二沟槽5b中形成第二栅极绝缘层6b。因此，可以通过调节第二栅极绝缘层6b的厚度调节相邻沟槽栅极结构8底部部分之间的距离。于是，与通过CVD工艺等形成第二栅极绝缘层6b时等相比，在工艺期间相邻沟槽5之间的部分不大可能被损伤或破坏。
此外，根据第一实施例，在第一沟槽5a中形成第一栅极绝缘层6a之后，通过热氧化工艺在第二沟槽5b中形成比第一栅极绝缘层6a更厚的第二栅极绝缘层6b。在这样的方法中，可能导致第一沟槽5a和第二沟槽5b之间连接部分上形成的绝缘层很厚。相反，如果同时在第一沟槽5a和第二沟槽5b中形成栅极绝缘层6，很难导致连接部分上的栅极绝缘层6很厚。
(第二实施例)
下面参考图6描述根据本发明第二实施例的半导体器件。图6是示出了半导体器件的截面图的示图。第一实施例和第二实施例之间的差异是栅电极7的结构。
如图6所示，根据第二实施例，绝缘层16位于第一沟槽5a和第二沟槽5b之间的连接部分附近并沿深度方向划分栅电极7以形成第一部分7a和第二部分7b。第一部分7a比第二部分7b更靠近沟槽5的开口。换言之，第二部分7b比第一部分7a更靠近沟槽5的底部。尽管图6中未示出，但第二部分7b伸长到P型基极层4的表面并电连接到栅极线路，使得第一部分7a和第二部分7b可以处在相同的电势。
接下来，下文参考图7A-7D、8A-8D和9A-9D描述制造图6所示半导体器件的方法。
首先，在图7A和7B所示的过程中，执行各向异性蚀刻工艺，例如RIE工艺以形成第一沟槽5a。要指出的是，图7A和7B所示的过程与图2A和2B所示的过程相同。
接下来，在图7C所示的过程中，通过热氧化工艺在第一沟槽5a的壁表面上形成绝缘层17。或者，可以通过诸如CVD工艺的另一种工艺形成绝缘层17。
然后，如图7D所示，执行各向异性蚀刻工艺，例如RIE工艺，以有选择地去除第一沟槽5a底壁上的绝缘层17，同时保留第一沟槽5a侧壁上的绝缘层17。然后，利用剩余的绝缘层17作为蚀刻掩模向第一沟槽5a的底壁施加诸如RIE工艺的各向异性蚀刻工艺，以便能够形成与第一沟槽5a相通并到达N-型漂移层3的第二沟槽5b。在完成图7D中所示过程后，第二沟槽5b侧壁上的相对点之间的距离几乎等于第一沟槽5a侧壁上相对点之间的距离。简而言之，第二沟槽5b的宽度几乎等于第一沟槽5a的宽度。
接下来，如图8B所示，利用绝缘层17作为蚀刻掩模执行第二沟槽5b的各向同性蚀刻以增加第二沟槽5b的深度，使得第二沟槽5b侧壁上相对点之间的距离变得大于第一沟槽5a侧壁上相对点之间的距离。于是，沟槽5的形状可以被形成为像花瓶一样。
然后，如图8B所示，通过热氧化工艺在第二沟槽5b的壁表面上形成用于栅极绝缘层6的第二栅极绝缘层6b。在图8B所示的过程中，第二栅极绝缘层6b还形成于第一沟槽5a的侧壁上的绝缘层17上并连接到绝缘层17，从而可以增加绝缘层17的厚度。例如，可以在1150℃的温度下在预定时间内通过湿式热氧化工艺形成第二栅极绝缘层6b。或者，可以通过干式氧化工艺形成第二栅极绝缘层6b。
接下来，如图8C所示，利用诸如掺杂多晶硅的第一导电材料18填充沟槽5。然后，如图8D所示，通过蚀刻工艺等去除蚀刻掩模14上的第一导电材料18。此外，通过蚀刻工艺等去除沟槽5的第一沟槽5a中的第一导电材料18，从而能够暴露第一沟槽5a侧壁上的绝缘层17。于是，在第二沟槽5b中形成了栅电极7的第二部分7b。
然后，如图9A所示，例如，通过利用氢氟酸的清洗工艺去除第一沟槽5a侧壁上的蚀刻掩模14和绝缘层17。
接下来，如图9B所示，在第一沟槽5a的侧壁上形成用于栅极绝缘层6的第一栅极绝缘层6a，在第二部分7b上形成绝缘层16。例如，可以通过CVD方法同时形成第一栅极绝缘层6a和绝缘层16。在这种情况下，调节沉积时间等，使得第一栅极绝缘层6a可以比第二栅极绝缘层6b更薄。
然后，如图9C所示，利用诸如掺杂多晶硅的第二导电材料19填充第一沟槽5a。然后，如图9D所示，通过蚀刻工艺等去除P型基极层4上的第二导电材料19和第一栅极绝缘层6a。于是，栅电极7的第一部分7a形成于第一沟槽5a中并通过绝缘层16与第二部分7b分隔。亦即，栅电极7被分成第一部分7a和第二部分7b。
然后，执行常规制造工艺，例如，形成N+型发射极层9、P+型接触层10、层间电介质层11、发射电极12和集电电极13。通过这种方式，制造图6所示的半导体器件。
根据上述制造方法，相邻沟槽栅极结构8底部部分之间的第一距离L1变得小于相邻沟槽栅极结构8开口部分之间的第二距离L2，第二沟槽5b侧壁上的栅极绝缘层6的厚度变得大于第一沟槽5a侧壁上的栅极绝缘层6的厚度。因此，尽管栅电极7被分开，也可以获得与第一实施例相同的优点。
(第三实施例)
下面参考图10描述根据本发明第三实施例的半导体器件。图10是示出了半导体器件截面图的示图。第三实施例与前述实施例的差异如下。
在前述实施例中，P+型集电极层1位于N-型漂移层3上，使电流沿N-型漂移层3的厚度方向流动。亦即，将根据前述实施例的半导体器件配置为垂直半导体器件。
相反，在第三实施例中，P+型集电极层1位于漂移层3前侧的表面部分中，使电流沿N-型漂移层3的平面方向流动。亦即，将根据第三实施例的半导体器件配置为横向半导体器件。
具体而言，如图10所示，在根据第三实施例的半导体器件中，N+型缓冲层2形成于N-型漂移层3的表面部分中并与N+型发射极层9分开。P+型集电极层1形成于N-型漂移层3的表面部分中。硅的局部氧化(LOCOS)层20形成于沟槽栅极结构8和P+型集电极层1之间的N-型漂移层3的表面上。
例如，可以如下制造图10所示的半导体器件。首先，制备半导体衬底作为N-型漂移层3。然后，在半导体衬底的前侧上形成P型基极层4。然后，执行图2A-2D和3A-3D所示的工艺。然后，通过离子注入工艺向半导体衬底的前侧注入杂质。然后，执行退火工艺，从而可以形成N+型缓冲层2和P+型集电极层1。
(修改)
例如，能够通过如下各种方式修改上述实施例。
在实施例中，N型定义为第一导电类型，P型定义为第二导电类型。或者，导电类型可以反过来。
在实施例中，沟槽5具有花瓶形状。沟槽5的形状不限于花瓶形状。例如，第二沟槽5b的侧壁上的相对点之间的距离可以等于或小于第一沟槽5a侧壁上的相对点之间的距离。即使在这种情况下，也可以通过调节第二沟槽5b的壁表面(侧壁)上的第二栅极绝缘层6b使得第二沟槽5b壁表面(侧壁)上的第二栅极绝缘层6b可以比第一沟槽5a壁表面(侧壁)上的第一栅极绝缘层6a更厚，实现导通电压的降低和负载短路能力的改善。在第一和第三实施例中使第二沟槽5b侧壁上的相对点之间的距离等于或小于第一沟槽5a侧壁上的相对点之间距离时，不需要执行图3B所示的各向同性蚀刻工艺。
第一实施例中，在图3D所示的过程之后形成N+型发射极层9和P+型接触层10。或者，图2A所示的过程中制备的衬底能够包括N+型发射极层9和P+型接触层10。不过，优选在图3D所示过程之后形成N+型发射极层9和P+型接触层10，因为第二栅极绝缘层6b是在图3C所示过程中形成于第二沟槽5b中的。在这样的方式中，可以减少杂质的不必要扩散。
在实施例中，半导体器件具有P+型接触层10。或者，半导体器件可以没有P+型接触层10。P+型接触层10的深度可以小于N+型发射极层9的深度。P+型接触层10的宽度可以小于相邻沟槽栅极结构8的底部部分之间的距离。即使在这样的结构中，半导体器件也可以具有低导通电压和改进的负载短路能力。
在实施例中，通过将用于P+型接触层10的离子注入的加速电压设置得大于用于N+型发射极层9的离子注入的加速电压，使得P+型接触层10的深度大于N+型发射极层9的深度。或者，通过在执行P+型接触层10的离子注入之前在要形成P+型接触层10的位置形成小沟槽，可以在较低加速电压下使P+型接触层10的深度大于N+型发射极层9的深度。
在第一和第二实施例中，在图2A所示的过程中制备的衬底包括P+型集电极层1。或者，可以如下形成P+型集电极层1。首先，制备半导体衬底作为N-型漂移层，然后在半导体衬底的前侧上形成P型基极层4。然后，在第一实施例中，在完成图2A-2D和3A-3D所示的过程之后，向半导体衬底的后侧中离子注入杂质。然后，对半导体衬底进行退火，从而能够形成P+型集电极层1。另一方面，在第二实施例中，在完成图7A-7D、8A-8D和9A-9D所示的过程之后，向半导体衬底的后侧中离子注入杂质。然后，对半导体衬底进行退火，从而能够形成P+型集电极层1。在这种情况下，在第一和第二实施例中，在形成P+型集电极层1之前，可以对半导体衬底进行抛光和减薄。
在第三实施例中，制备半导体衬底作为N-型漂移层3。或者，N-型漂移层3可以是绝缘体上硅(SOI)衬底的半导体层，该衬底包括支撑衬底、支撑衬底上的掩埋绝缘层和掩埋绝缘层上的半导体衬底。
这样的改变和修改应被理解为在所附权利要求界定的本发明范围之内。

Claims (12)

1.一种半导体器件，包括：
第一导电类型的漂移层(3)；
所述漂移层(3)的前侧上的第二导电类型的基极层(4)；
多个沟槽栅极结构(8)，每个沟槽栅极结构包括穿透所述基极层(4)到达所述漂移层(3)的沟槽(5)、所述沟槽(5)的壁表面上的栅极绝缘层(6)和所述栅极绝缘层(6)上的栅电极(7)，所述沟槽栅极结构(8)的长度方向平行于所述漂移层(3)的平面方向，宽度方向平行于所述漂移层(3)的所述平面方向且垂直于所述长度方向，深度方向垂直于所述漂移层(3)的所述平面方向；
位于所述基极层(4)的表面部分中并与所述沟槽栅极结构(8)相邻设置的第一导电类型的发射极层(9)；以及
与所述发射极层(9)隔着所述漂移层(3)设置的第二导电类型的集电极层(1)，其中
所述沟槽栅极结构(8)具有底部部分和开口部分，所述底部部分界定所述沟槽栅极结构(8)的底部，所述开口部分在所述深度方向上位于所述沟槽栅极结构(8)与所述底部部分相对的一侧，
所述沟槽栅极结构(8)的底部部分位于所述漂移层(3)中并在所述宽度方向上扩展，使得相邻沟槽栅极结构(8)的所述底部部分之间的距离(L1)小于所述宽度方向上相邻沟槽栅极结构(8)的所述开口部分之间的距离(L2)，并且
所述底部部分的沟槽(5)的壁表面上的栅极绝缘层(6)的厚度大于所述开口部分的沟槽(5)的壁表面上的栅极绝缘层(6)的厚度。
2.根据权利要求1所述的半导体器件，其中
所述底部部分的沟槽(5)的侧壁上的栅极绝缘层(6)的厚度大于所述开口部分的沟槽(5)的侧壁上的栅极绝缘层(6)的厚度。
3.根据权利要求1所述的半导体器件，其中
所述沟槽(5)包括第一沟槽(5a)和第二沟槽(5b)，
所述第一沟槽(5a)位于所述基极层(4)中，
所述第二沟槽(5b)与所述第一沟槽(5a)相通并到达所述漂移层(3)，
在所述宽度方向上，所述第二沟槽(5b)的侧壁上的相对点之间的距离大于所示第一沟槽(5a)的侧壁上的相对点之间的距离，
所述第二沟槽(5b)的壁表面上的所述栅极绝缘层(6)的厚度大于所述第一沟槽(5a)的壁表面上的栅极绝缘层(6)的厚度，并且
所述沟槽栅极结构(8)的底部部分包括第二沟槽(5b)、所述第二沟槽(5b)的壁表面上的栅极绝缘层(6)以及所述第二沟槽(5b)的壁表面上的栅极绝缘层(6)上的栅电极(7)。
4.根据权利要求1所述的半导体器件，还包括：
第二导电类型的接触层(10)，位于所述基极层(4)的表面部分中并位于跨所述发射极层(9)的相邻沟槽栅极结构(8)之间，其中
所述接触层(10)面对所述相邻沟槽栅极结构(8)的底部部分之间的漂移层(3)设置，
沿所述深度方向从所述基极层(4)的表面计起，所述接触层(10)的深度大于所述发射极层(9)的深度，并且
在所述宽度方向上，所述接触层(10)的宽度(L3)大于所述相邻沟槽栅极结构(8)的底部部分之间的距离(L1)。
5.根据权利要求1所述的半导体器件，其中
所述集电极层(1)位于所述漂移层(3)的后侧上。
6.根据权利要求1所述的半导体器件，其中
所述集电极层(1)位于所述漂移层(3)的前侧的表面部分中。
7.一种制造权利要求1所述的半导体器件的方法，所述方法包括：
制备衬底，所述衬底包括所述集电极层(1)、所述集电极层(1)上的所述漂移层(3)和所述漂移层(3)上的所述基极层(4)；
通过各向异性蚀刻工艺在所述基极层(4)中形成第一沟槽(5a)；
在所述第一沟槽(5a)中形成第一栅极绝缘层(6a)；
在所述第一沟槽(5a)中的第一栅极绝缘层(6a)上形成不透氧保护层(15)；
通过各向异性蚀刻工艺去除所述第一沟槽(5a)的底部上的保护层(15)，形成与所述第一沟槽(5a)相通的第二沟槽(5b)，使得所述第二沟槽(5b)的底部在所述漂移层(3)中；以及
通过热氧化工艺在所述第二沟槽(5b)中形成比所述第一栅极绝缘层(6a)厚的第二栅极绝缘层(6b)，使得所述沟槽栅极结构(8)的底部部分位于所述漂移层(3)中并沿所述宽度方向扩展。
8.一种制造权利要求1所述的半导体器件的方法，所述方法包括：
制备衬底，所述衬底包括所述集电极层(1)、所述集电极层(1)上的所述漂移层(3)和所述漂移层(3)上的基极层(4)；
通过各向异性蚀刻工艺在所述基极层(4)中形成第一沟槽(5a)；
在所述第一沟槽(5a)中形成第一绝缘层(17)；
通过各向异性蚀刻工艺去除所述第一沟槽(5a)的底部上的所述第一绝缘层(17)，形成与所述第一沟槽(5a)相通的第二沟槽(5b)，使得所述第二沟槽(5b)的底部在所述漂移层(3)中；
通过热氧化工艺在所述第二沟槽(5b)中形成第二栅极绝缘层(6b)，使得所述沟槽栅极结构(8)的底部部分位于所述漂移层(3)中并沿所述宽度方向扩展；
利用第一导电材料(18)填充所述第一沟槽(5a)和所述第二沟槽(5b)以形成所述栅电极(7)；
去除所述第一沟槽(5a)中的第一导电材料(18)；
去除所述第一沟槽(5a)的侧壁上的第一绝缘层(17)；
在所述第二沟槽(5b)中的第一导电材料(18)上形成第二绝缘层(16)，从而在所述第一沟槽(5a)的侧壁上形成比所述第二栅极绝缘层(6b)薄的第一栅极绝缘层(6a)；以及
利用第二导电材料(19)填充所述第一沟槽(5a)以形成栅电极(7)。
9.一种制造权利要求1所述的半导体器件的方法，所述方法包括：
制备衬底，所述衬底包括漂移层(3)和所述漂移层(3)前侧上的基极层(4)；
通过各向异性蚀刻工艺在所述基极层(4)中形成第一沟槽(5a)；
在所述第一沟槽(5a)中形成第一栅极绝缘层(6a)；
在所述第一沟槽(5a)中的第一栅极绝缘层(6a)上形成不透氧保护层(15)；
通过各向异性蚀刻工艺去除所述第一沟槽(5a)的底部上的保护层(15)，形成与所述第一沟槽(5a)相通的第二沟槽(5b)，使得所述第二沟槽(5b)的底部在所述漂移层(3)中；
通过热氧化工艺在所述第二沟槽(5b)中形成比所述第一栅极绝缘层(6a)厚的第二栅极绝缘层(6b)，使得所述沟槽栅极结构(8)的底部部分位于所述漂移层(3)中并沿所述宽度方向扩展；以及
通过向所述衬底中离子注入杂质并对所述衬底进行退火来形成所述集电极层(1)。
10.一种制造权利要求1所述的半导体器件的方法，所述方法包括：
制备衬底，所述衬底包括漂移层(3)和所述漂移层(3)的前侧上的基极层(4)；
通过各向异性蚀刻工艺在所述基极层(4)中形成第一沟槽(5a)；
在所述第一沟槽(5a)中形成第一绝缘层(17)；
通过各向异性蚀刻工艺去除所述第一沟槽(5a)的底部上的所述第一绝缘层(17)，形成与所述第一沟槽(5a)相通的第二沟槽(5b)，使得所述第二沟槽(5b)的底部在所述漂移层(3)中；
通过热氧化工艺在所述第二沟槽(5b)中形成第二栅极绝缘层(6b)，使得所述沟槽栅极结构(8)的底部部分位于所述漂移层(3)中并沿所述宽度方向扩展；
利用第一导电材料(18)填充所述第一沟槽(5a)和所述第二沟槽(5b)以形成所述栅电极(7)；
去除所述第一沟槽(5a)中的所述第一导电材料(18)；
去除所述第一沟槽(5a)的侧壁上的所述第一绝缘层(17)；
在所述第二沟槽(5b)中的第一导电材料(18)上形成第二绝缘层(16)，从而在所述第一沟槽(5a)的侧壁上形成比所述第二栅极绝缘层(6b)薄的第一栅极绝缘层(6a)；
利用第二导电材料(19)填充所述第一沟槽(5a)以形成所述栅电极(7)；以及
通过向所述衬底中离子注入杂质并对所述衬底进行退火来形成所述集电极层(1)。
11.根据权利要求9所述的方法，其中
在所述离子注入中，向所述衬底的后侧注入杂质。
12.根据权利要求7-11中的任一项所述的方法，其中
形成所述第二沟槽(5b)包括通过各向同性蚀刻工艺增大所述第二沟槽(5b)的深度，使得在所述宽度方向上，所述第二沟槽(5b)的侧壁上的相对点之间的距离大于所述第一沟槽(5a)的侧壁上的相对点之间的距离。
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