CN101002330A - 包括掩埋源电极的沟槽金属氧化物硅场效应晶体管及其制造方法 - Google Patents

包括掩埋源电极的沟槽金属氧化物硅场效应晶体管及其制造方法 Download PDF

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Abstract

在沟槽MOSFET中，沟槽的下部分包括掩埋源电极，该源电极与外延层和半导体衬底隔离但与源区电接触。当MOSFET处于“关”条件时，掩埋源电极的偏压引起平台的“漂移”区变得耗尽，提高MOSFET阻挡电流的能力。因此可以增加漂移区的掺杂浓度，减小MOSFET的导通电阻。掩埋源电极也减小MOSFET的栅到漏电容，提高MOSFET以高频操作的能力。衬底可以有利地包括被环形平台分开地多个环形沟槽，以及在被源极金属区分开的多个栅极金属腿中从中心区向外延伸的栅极金属层。

Description

包括掩埋源电极的沟槽金属氧化物硅场效应晶体管及其制造方法
技术领域
本发明涉及一种包括形成在沟槽中的栅电极的半导体装置，且更具体而言涉及一种沟槽栅极金属氧化物硅场效应晶体管(MOSFET)和二极管。
背景技术
功率MOSFET是用于笔记本电能和其他便携电子装置的优选开关装置，且它们还广泛用于汽车工业中来开关电流。在MOSFET的通常形式中，栅电极形成在从芯片表面向下延伸的沟槽中，且电流主要沿垂直方向在芯片一个表面上的源区与芯片另一表面上的漏区之间流动。源区通常示出为在芯片顶表面上，漏区示出为在芯片底表面上，虽然此定向是任意的。沟槽内衬有介电层(典型地为二氧化硅)，且沟槽形成在与沟槽壁相邻的体区中。当栅极被适当偏置时(在增强模式N沟道装置中为正，在增强模式P沟道装置中为负)，沟道变得反转并允许电流在源极和漏极之间流动。在耗尽模式装置中，MOSFET被适当的栅极偏压(在耗尽模式N沟道装置中为负，在耗尽模式P沟道装置中为正)正常导通和截止。
功率MOSFET的两个主要性能标准是其导通电阻(Rdson)和其雪崩击穿电压VB。Rdson是当MOSFET被导通时所测量的通过其的电阻，VB是阻挡反转电压的能力的测量。另一重要的性能标准是栅极和漏极之间的电容(Cgd)，该电容决定了MOSFET快速开关电流并以高频操作的能力。在正常沟槽栅极MOSFET中，在将栅电极与漏极分开的沟槽底部的栅极氧化物层两侧测量栅极到漏极的电容。
公知通过装置的主体与漏极之间包括“漂移区”来增加击穿电压VB。该漂移区是与漏极相同导电类型的相对轻掺杂区。尽管在装置中包括漂移区倾向于提高VB，但也倾向于提高Rdson，因为漂移区代表在MOSFET被导通时电流必须穿过的相对轻掺杂区。
为了减小Cgd已经提出了各种技术。在Blanchard的美国专利4,914,058中提出的建议是增加在沟槽底部的栅极氧化物层的厚度。此技术通过图1的剖面图所示的MOSFET 10示出。MOSFET 10形成在外延(epi)层102中，该外延层102生长在N+衬底100上。沟槽104通过epi层102延伸并延伸到N+衬底100中。由于MOSFET 10是N沟道装置，epi层102通常掺杂例如磷的N型杂质。Epi层102还包括N+源区106和P主体108，它们均被金属层115接触。在N漂移区110中存在epi层102的背景N型掺杂。N+衬底100和N漂移区110代表MOSFET 10的漏极。
沟槽104的侧壁内衬有栅极氧化物层112，且沟槽104填充有栅电极114，栅电极114典型地由重掺杂的多晶硅制成以使其导电。在沟槽104底部是用于减小多晶硅栅极114与漏极(N+衬底100和N漂移区110)之间的电容的厚氧化物层116。MOSFET 10的Rdson可以通过在N漂移区100中提供梯度掺杂浓度而稍微减小，从N+衬底100到P主体108的方向上逐渐降低，但是Rdson仍不在硅的极限以下，该极限是对于给定的击穿电压BV的最小Rdson。该硅极限通过等式Rdson＝5.93×10-9×BV2.5而确定。
为了制造此装置而描述了两步骤制造工艺。首先，栅极沟槽掩模用于形成期望宽度和深度的沟槽。薄栅极氧化物生长在沟槽104的壁和底面上，且氮化物层沉积在栅极氧化物层上。定向蚀刻工艺(例如反应粒子蚀刻(RIE))用于从沟槽底面除去氮化物和栅极氧化物，且第二沟槽通过到达N+衬底100的沟槽的底面而被蚀刻。此氧化物层116形成在第二沟槽中。另一工艺步骤与沟槽MOSFET制造中通常采用的步骤相同。
Baliga的美国专利5,637,898描述了使用单沟槽蚀刻和产生厚底氧化物的氧化工艺。依次沉积并蚀刻多晶硅，在沟槽底部留下凹进的多晶硅层。然后蚀刻掉侧壁氧化物，并生长新的栅极氧化物层，随后进行选择RIE工艺以除去形成在凹入的多晶硅层顶部的氧化物层。然后沉积多晶硅以形成期望的薄一厚栅极氧化物层，该氧化物层是通过上述Blanchard的两步骤蚀刻工艺实现的。Baliga还在漂移区中使用梯度掺杂曲线以减小导通电阻。
Baliga的美国专利5,998,833教导了另一种类型的沟槽MOSFET。该沟槽包括大致与源区和基区对准的上栅电极以及大致与漂移区对准的下源电极。而且，漂移区沿漏区到硅表面的方向被线性逐渐变化并降低。然而，上栅电极的底部与P基区和N漂移区之间的结对准。这需要蚀刻沉积来形成下源电极的多晶硅层，并以高精度形成将上下电极分开的氧化物层。例如，如果下源极没有足够深地蚀刻，或者如果分开上下电极的氧化物层生长得太厚，则栅电极底部将位于基区和漂移区之间的结上方。结果，上栅电极将不反转整个沟道且装置将不导通。Baliga的美国专利6,388,286描述了具有相同问题的沟槽结构。
最近，X.Yand等人的文章(“Tunable Oxide-Bypassed Trench GateMOSFET：Breaking the Ideal Superjunction MOSFET Performance Line atEqual Column Width”，IEEE Electron Device Letters，Vol.24，No.11，pp.704-706，2003)描述了一种具有很低Rdson的沟槽氧化物旁路结构。利用由Y.C.Liang等人在先提出的设想(“Tunable oxide-bypassed VDMOS(OBVDMOS)：Breaking the silicon limit for the second generation，”Proc.IEEE/ISPSD，pp.201-204，2002)，该文章报导了成功制造具有79V级别的TOB-UMOS装置。该装置据说打破了在相等的3.5μm的列宽度的理想的超级结MOSFET性能曲线以及潜在的理想硅限制。
然而，对于导通电阻低于通过常规MOSFET结构获得的导通电阻的新型MOSFET仍然存在明确的需求。
发明内容
在根据本发明的沟槽MOSFET中，该沟槽具有包括栅电极的上部分和包括掩埋源电极的下部分。该栅电极被栅极介电层与体区隔离，该栅极介电层典型的是氧化物层。该掩埋源电极被第二介电层与漂移区隔离并被第三介电层与栅电极隔离，第二介电层和第三介电层典型地均为氧化物层。在掩埋源电极和栅电极之间存在垂直交叠，该交叠提供了在体区的扩散中的误差余量。
该掩埋源电极电连接到源区。结果，当MOSFET被反向偏置时，源电极沿与电流的大致方向相交的方向耗尽漂移区。在漂移区的相对侧通常存在相似的沟槽，从而漂移区从两侧耗尽。这允许漂移区的掺杂浓度显著高于其它情形阻挡漏极与源极之间的反向电流所需的浓度。因此，漂移区的电阻远小于器件导通的情况。
此外，掩埋源电极将栅极与漏极分开，且因此减小了栅极到漏极的电容，允许MOSFET以高频操作。
此结构与上面X.Yang等人提出的结构不同之处在于，其不会受到与平台宽度有关的限制的影响。在我们提出的结构中，单位单元是沟槽MOSFET与厚氧化物掩埋源极元件的总和。我们的结构更有效地使用硅，因为我们在掩埋元件上构建沟槽MOSFET。
根据本发明的另一方面，MOSFET通过下面工艺制造，该工艺包括：在半导体衬底的第一表面形成沟槽，该衬底包括第一导电类型的掺杂剂；在该第一表面上沉积掩模层，该掩模层衬在该沟槽的壁和底面；除去与该沟槽的底面相邻的一部分该掩模，保留保持贴附到该沟槽侧壁的该掩模层的部分；采用保持贴附到沟槽侧壁的该掩模层的剩余部分通过该沟槽的底部蚀刻该衬底，从而在该衬底中形成腔；采用保持贴附到沟槽侧壁的该掩模层的剩余部分加热该衬底，从而在该腔中形成第一介电层；除去该掩模层的剩余部分；向该腔中引入导电材料的第一层，该导电材料的第一层被该第一介电层与该衬底电隔离；加热该衬底以形成在该导电材料的暴露表面的第二介电层和沿该沟槽壁的栅极介电层；向该沟槽引入导电材料的第二层；在该衬底中形成与该第一导电类型相反的第二导电类型的体区，该体区邻接该栅极介电层；形成与该栅极氧化物层邻接的第一导电类型的源区并形成与该体区的结；在该沟槽中用第三介电层覆盖该导电材料；在该衬底上沉积金属层，该金属层与该源区形成电接触。
优选地，该装置以环形平台和沟槽的图案布置。可以通过从管芯中心区向外延伸的栅极金属阵列来形成对栅电极的接触。管芯可以通过使得外围沟槽比剩余沟槽深并以源极金属层接触外围沟槽的“自终结”而形成。
附图说明
图1是示出用于减小栅极到漏极电容的公知技术的MOSFET的剖面图；
图2是根据本发明的MOSFET的剖面图；
图3是图2所示的MOSFET的示意图，示出当装置导通时发生的耗尽区扩展；
图4A-4L示出能够用于制造图2所示的MOSFET的工艺步骤；
图5A-5G示出在图2所示的MOSFET的掩埋源电极与源区之间形成连接的工艺步骤；
图6是根据本发明的可供选择的MOSFET的剖面图；
图7A-7H示出能够用于制造图6所示的MOSFET的工艺步骤：
图8是计算机模拟产生的图，示出根据本发明的MOSFET的导通比电阻和击穿电压作为平台宽度的函数变化；
图9A-9E示出根据本发明在沟槽的环形设置上形成源极金属和栅极金属层；
图10示出沿图9C所示剖面线10-10所取的剖面图；
图11A-11C示出根据本发明的可供选择的沟槽环形设置；
图12是计算机模拟产生的图，示出装置的击穿电压作为环形布置中沟槽角落的曲率半径的函数的变化；
图13A和13B示出与图9A-9E所示相似的沟槽环形设置，只是具有用于“自终结”装置的较深外围沟槽；
图14是根据本发明的MOSFET的另一实施例的剖面图；
图15是包括图14的MOSFET的布置的顶视图；
图16A-16D示出制造图14的MOSFET的工艺。
具体实施方式
图2示出根据本发明的N沟道MOSFET 20的剖面图。MOSFET 20形成在生长于N+衬底200上的外延(epi)层202中。沟槽204A和204B形成在epi层202中。沟槽204A和204B被平台206分开。虽然图2仅示出两沟槽，但本领域的技术人员将明白，图2所示的沟槽和平台仅典型地代表实际装置中的沟槽和平台数目的一小部分，实际装置中的数目可以是百万个。沟槽和平台可以在epi层202表面上设置成各种几何图案。在这些图案中最普通的一些中，平台是六边形、方形或长条形的并被均匀宽度和深度的沟槽分开。由于沟槽204A和204B相同，仅详细描述沟槽204A。将理解，沟槽204B的结构与沟槽204A的结构相同，标号相似的元件相同。
沟槽204A的上部分包括被栅极氧化物层210A与平台206分开的多晶硅栅极208A，该栅极氧化物层210A内衬在沟槽204A上部分的侧壁。沟槽204A的下部分包括掩埋源电极212A，该掩埋源电极212A被厚氧化物层216A与N漂移区214电隔离，并被薄氧化物层218A与栅极208A电隔离。如下所述，在图2的平面之外的三维中，掩埋源电极212A电连接到N+源区222和P体区220。在此实施例中，掩埋源电极212A由掺杂多晶硅形成。厚氧化物层216A内衬在沟槽204A的下部分的侧壁和底部。
平台206的上部分包括体区220和N+源区222。P体区220的下结与N漂移区214邻接。MOSFET 20的漏极包括N+衬底200和N+漂移区214。
上面的epi层202是源极金属层224，其接触N+源区222和P体区220。P+区228提供金属层224与P体区220之间的欧姆接触。栅极208A被硼磷硅酸盐玻璃(BPSG)层226与源极金属层224隔离。
栅极氧化物层210A具有选择来为MOSFET 20提供期望的阈值电压Vth的厚度。厚氧化物层216A具有能保持最大的漏极到源极击穿电压而不断裂或损坏的厚度。
由于掩埋源电极212A、212B连接到N+源区222，当MOSFET 20截止时，完整的源极到漏极电压能够出现在厚氧化物层216A两侧。选择N漂移区214的掺杂浓度使得N漂移区214在达到最大的漏极到源极电压时被完全耗尽。在图3中，这在N漂移区214的详细视图中示出，其中N+衬底(漏极)示意性地示出为被正电压V1偏置，且N+源区222和掩埋源电极212A和212B示意性地示出为接地。如所示出的，耗尽区230A和230B从N漂移区214两侧上的厚氧化物层216A、216B侧向朝内扩展，直到耗尽区230A、230B在N漂移区214中心相接。
耗尽区230A、230B的形成允许N漂移区214的掺杂浓度高于其它情形下耗尽区的掺杂浓度，因此减小MOSFET 20的Rdson。
使用可以普遍使用的程序例如MEDICI和SUPREM-4的计算机模拟显示，通过适当选择平台宽度和掺杂，可以使Rdson小于在常规硅沟槽MOSFET中可以获得的值。图8是计算机产生的图像，示出对于具有3×1016cm-3量级掺杂浓度的装置，导通比电阻和击穿电压作为平台宽度函数的变化。平台宽度从零变化到3μm。在约1.5μm的平台宽度，导通比电阻(Rdson)达到小于36mohm-mm2的最小值，且击穿电压BV达到约95V的最大值。这可以与上面X.Yang等人文章中提到的65mohm-mm2的理想硅极限相比。
此结构将产生可以通过常规沟槽结构可以实现的值以下的Rdson值。这是我们构造超级沟槽MOSFET的题目的原因。本领域的技术人员将理解，通过优化器件参数可以获得更好结果。且该结构不限于任何具体电压范围。
下面的表1提供了可能用于实现60到250V范围的击穿电压的几个参数。这些参数可以稍微变化(例如±20％)且仍实现满意的结果：
 BV   60   90   100     150     200   250
 氧化物厚度(μm)   0.3   0.55   0.6     1.0     1.6   2.2
 沟槽宽度(μm)   0.8   1.3   1.4     2.2     3.4   4.6
 漂移掺杂Conc.(cm-3)   5.1e16   2.7e16   2.0e16     1.1e16     7.5e16   4.5e15
 平台宽度(μm)   1.0   1.4   2.0     2.9     3.1   4.4
 Rdson(mohm-mm2)   12.9   33.8   42.9     82.1     154.3   283.3
 Rdson硅极限(mohm-mm2)   13.0   44.8   58.7     174     373   629s
表1
值得注意的是，掩埋源电极212A还将栅极208A、208B从漏极(N+衬底200和N漂移区214)屏蔽，因此把栅极到漏极电容减小到接近零。氧化物层218A和218B的厚度根据期望的栅极208A与掩埋源电极212A之间的电容而选择。栅极到源极电容等于Wp*W*εox/tox，其中Wp是栅极208A的周长且W是栅极208A的宽度。增加的氧化物厚度将减小栅极到源极电容。
图4A-4L示出可以用于制造MOSFET 20的工艺的几个步骤。如图4A所示，工艺开始于在衬底200上生长N外延(epi)层202。衬底200被重掺杂N型杂质直到比电阻达为1-3mohm-cm范围，且epi层202被重掺杂例如磷的N型杂质直到2.5×1016cm-3到3.5×1016cm-3范围的掺杂浓度，对于具有80V击穿电压的器件优选约3×1016cm-3。
接着，如图4B所示，垫氧化物层240在N-epi层202的顶表面中热生长。例如对于80V击穿电压的器件，氧化物层240可以具有5000的厚度，从而厚氧化物所支持的最大场低于氧化物击穿场。
如图4C所示，光致抗蚀剂掩模层242形成在氧化物层240上，且掩模层242被构图有开口，沟槽将设置在开口中。
如图4D所示，随后氧化物层240通过掩模层242中的开口被蚀刻，以形成暴露epi层202顶表面的开口。然后掩模层242被除去。
如图4E所示，沟槽204A和204B通过氧化物层240中的开口采用定向蚀刻epi层202而形成，优选使用反应离子蚀刻(RIE)工艺。在所示的实施例中，沟槽204A和204B延伸到epi层202中，但并非一路延伸到N+衬底200。使用缓冲氧化物湿法蚀刻，垫氧化物层240随后被去除。
如图4F所示，第二厚硅氧化物层246热生长在N-epi层202的顶表面上，例如通过加热epi层202到1100℃、40分钟。例如，氧化物层246可以为5000厚。如所示出的，氧化物层246与沟槽204A和204B的轮廓一致。
如图4G所示，导电多晶硅层248沉积在该结构的顶表面上，填充沟槽204A和204B并充满氧化物层246的整个表面。多晶硅层248可以掺杂N型杂质例如磷到1021cm-3浓度。
如图4H所示，多晶硅层248被回蚀直到多晶硅层248的表面位于沟槽204A和204B内，因此分别在沟槽204A和204B中形成掩埋源电极212A和212B，该掩埋源电极通过氧化物层246与epi层202电隔离。这是通过不显著损害氧化物层246的工艺进行的。多晶硅比二氧化硅蚀刻得快，且使二氧化硅层246足够厚，从而当多晶硅层212A和212B在沟槽内蚀刻时，表面上留下氧化物的剩余层。由于下面所述的原因，为了提高与掩埋硅电极212A和212B的接触，本蚀刻工艺优选在两阶段中进行，在蚀刻的第一阶段中之后，多晶硅层248的表面大约与epi层202的表面水平相同。然后再次蚀刻多晶硅层248(除了掩埋源电极将连接的位置之外)直到多晶硅层248的表面到达最后位置。掩埋源电极表面的最后位置是设计因素，但在一个实施例中，它位于相应于沟槽204A和204B深度大约六分之一的位置。
如图41所示，氧化物层246被蚀刻直到它从epi层202的顶表面和多晶硅层248上的沟槽204A和204B侧壁完全被除去，在沟槽204A和204B的下部分中分别留下厚氧化物层216A和216B。优选地，当氧化物层246的蚀刻完成之时，氧化物层216A和216B的表面略微位于掩埋源电极212A和212B的顶表面之下。如下面所述，这提供了掩埋源电极212A和212B与多晶硅栅极208A和208B之间的垂直交叠。接着，牺牲氧化物层(未示出)可以在沟槽204A和204B侧壁上生长并被除去，从而修复早期RIE工艺所导致的晶体损伤。此后，如图4J所示，该结构被退火以在暴露的硅和多晶硅表面上形成氧化物层。这在沟槽204A和204B的上部分的侧壁上产生栅极氧化物层210A和210B，并在掩埋源电极212A和212B顶表面上产生氧化物层218A和218B。此外，在epi层202的顶表面上形成氧化物层254。
即使用在氧化物层246(图4I)上的蚀刻剂是高度选择性的，但它会稍微使掩埋源电极212A和212B变形，从而在其顶表面中形成凹陷，如图4I中的虚线所示。这些凹陷可能使得难以在掩埋源电极212A、212B的顶表面上均匀生长氧化物层218A、218B。此问题可以通过在氢气氛中以1050℃退火图4I所示的结构例如约10秒钟而避免。退火使掩埋源电极212A、212B的顶表面回复为图4I所示的倒圆的形状。
如图4K所示，第二多晶硅层250沉积在整个结构上，填充沟槽204A和204B的上部分并充满epi层202的顶表面。多晶硅层250可以掺杂例如磷的N型杂质到1020cm-3浓度。
如图4L所示，多晶硅层250被回蚀直到其顶表面与epi层202的顶表面大致在相同水平，因此形成多晶硅栅极208A和208B。如上所述，氧化物层216A和216B的顶表面相对于掩埋源电极212A和212B的顶表面凹入，提供了掩埋源电极212A和212B与栅极208A和208B之间的垂直交叠。
此后，200Kev能级和3×1013cm-2剂量的P型杂质例如硼被注入到epi层202中并被驱动直到与epi层202的剩余N型区形成连接，因此形成P体区220，该剩余N型区与栅极氧化物层210A和210B相邻，如图2所示。掩埋源电极212A和212B与栅极208A和208B之间的垂直交叠提供了本工艺中的误差余量，因为P体区220与N漂移区214之间的结不能与厚氧化物层216A和216B相邻设置。否则，当栅极208A和208B被偏置以导通器件时，一部分沟道将不能反转，且器件将不能传导电流。
顶表面被适当地掩盖，且例如磷的N型掺杂剂被注入以形成N+源区222。在另一掩模之后，进行80Kev能级和8×1015cm-2剂量的P型注入剂以形成P+区228。在氧化物层254通过干法等离子体蚀刻除去时，BPSG层沉积在栅极208A和208B以及epi层202顶表面上。光致抗蚀剂掩模层(未显示)通过通常位于平台206上的开口在epi层202上沉积并构图。BPSG层通过该开口被蚀刻以形成BPSG层226，该BPSG层在栅极208A和208B之上并在N+源区222相邻部分之上延伸。接着，沉积金属层224以形成与N+源区222和P+体接触区228的接触。所得结构是图2所示的MOSFET 20。
如上所述，掩埋源电极212A和212B电连接(即短路)到源区222。此连接可以以多种方式形成，且本发明不限于任何具体技术。形成掩埋源电极212A和212B与源区222之间的连接的方法将参考图5A-5G描述。
图5A-5G示出沟槽204C，其连接到沟槽204A和204B但位于将与掩埋源电极212A和212B形成连接的位置。
从图4H的描述可见，多晶硅层248的蚀刻优选在两阶段中进行。在第一阶段完成时，如图5A所示在沟槽204C中出现多晶硅层248，多晶硅层248的表面大约与epi层202的顶表面共面。
如图5B所示，光致抗蚀剂掩模层260沉积并被光刻构图以覆盖将与掩埋源电极212A和212B形成连接的位置。光致抗蚀剂层260的这部分在多晶硅层248蚀刻的第二阶段保持在适当位置，并防止此位置的多晶硅层248的进一步蚀刻。
在已被蚀刻的多晶硅层248第二次蚀刻之后，如图4H所示，光致抗蚀剂层260被除去。在蚀刻氧化物层246之后，如图4I所示，出现图5C所示的结构。
在生长氧化物层254之后(见图4J)，出现图5D所示的结构。该状态保持直到形成P体区220、N+源区222和P+体接触区228且沉积BPSG层226。
如图5E所示，BPSG层226被构图，在多晶硅层248上具有开口225。这在形成N+源区222和P+体接触区228上的开口的同一工艺中进行。
如图5F所示，氧化物层254通过BPSG层226中的开口被蚀刻，从而暴露多晶硅层248的顶表面。
如图5G所示，当沉积源极金属层224时，其接触多晶硅层248的顶表面，因此建立掩埋源区212A、212B和N+源区222之间的电接触。
图6示出根据本发明的可供选择的MOSFET的剖面图。在生长于N+衬底200上的外延(epi)层202中形成N沟道MOSFET 30。沟槽304A和304B形成在epi层202中。沟槽304A和304B被平台306分开。沟槽304A和304B的构成相同。而且，将仅描述沟槽304A。
沟槽304A的上部分包括被栅极氧化物层310A从平台306分开的多晶硅栅极308A，该多晶硅栅极内衬在沟槽304A上部分的侧壁。沟槽304A的下部分包括掩埋源电极312A，该掩埋源电极被厚氧化物层316A从N漂移区314(在平台306中)和N+衬底200分开。掩埋源电极312A在图6的平面之外在三维中电连接到N+源区322和P体接触区320。厚氧化物层316A内衬在沟槽304A的下部分的侧壁和底部。掩埋源电极312A被薄氧化物层318A与栅极308A分开。
平台306的上部分包括P体区320和N+源区322。P体区320的下结邻接N漂移区314。MOSFET 30的漏极包括N+衬底200和N漂移区314。
上面的epi层202是接触N+源区322和P体区320的源极金属层324。P+区328提供金属层324与P体区320之间的欧姆接触。栅极308A被BPSG层326与源极金属层224隔离。
如上结合MOSFET 20所述，栅极氧化物层310具有选择的厚度以为MOSFET 30提供期望的阈值电压Vth。厚氧化物层316A具有能保持最大的漏极到源极击穿电压而无断裂或损坏的厚度。
由于掩埋源电极312A、312B连接到N+源区322，当MOSFET 30截止时，完整的源极到漏极电压能够出现在厚氧化物层316A的两侧。选择N漂移区314的掺杂浓度使得N漂移区314在达到最大的漏极到源极电压时被完全耗尽，与图3所示的方式相同。
图7A-7H示出可以用于制造MOSFET 30的工艺。该工艺开始于在N+衬底200上生长N-epi层202。
接着，如图7A所示，在N-epi层202的顶表面中热生长垫氧化物层340，氮化硅层342沉积在氧化物层340上。氧化物层340可以具有250-300范围的厚度，且氮化物层342可以具有2000-4000范围的厚度。光致抗蚀剂掩模层(未显示)形成在氮化物层342上，且随后氮化物层342和氧化物层340被光刻构图并蚀刻以形成暴露epi层202顶表面的两个开口。沟槽344A和344B通过开口定向蚀刻epi层202而形成，优选使用RIE工艺。沟槽344A和344B延伸到epi层202中，但并非一路延伸到N+衬底200。垫氧化物层340和氮化物层342随后可以被除去。
如图7B所示，第二氮化硅层346沉积在N-epi层202的顶表面上，优选通过化学气相沉积(CVD)工艺。如所示出的，氮化物层346与沟槽34A和344B的轮廓一致。
接着，如图7C所示，氮化物层346被定向蚀刻，优选通过RIE工艺方法。该工艺除去氮化物层346的水平部分，包括沟槽344A和344B底面上的部分，但留下贴附到沟槽344A和344B侧壁的氮化物层346的部分。
如图7D所示，epi层202通过沟槽344A和344B的底部蚀刻以形成腔348A和348B，该腔在本实施例中向下延伸到N+衬底200。首先，沉积并构图掩模层(未显示)以防止平台306的顶表面受到后续干法蚀刻的影响。氮化物层346不受此蚀刻工艺的影响并保持贴附到沟槽344A和344B的壁。
如图7E所示，现在使用热工艺沿分别沿腔348A和348B的壁和底面形成厚氧化物层316A和316B。由于氮化物层346仍然处在适当位置，常见的锥形“鸟嘴”结构形成在氧化物底切氮化物的地方。氮化物层346随后被除去，留下图7F所示的结构。
然后腔348A和348B以及沟槽344A和344B被填充多晶硅，且使用干法蚀刻工艺将多晶硅回蚀到沟槽344A和344B中。多晶硅的掺杂浓度可以在1020cm-3量级。优选地，多晶硅表面结束在氧化物层316A和316B的鸟嘴部分下面，在该处氧化物层316A和316B达到它们的完全厚度。结果是形成被氧化物层316A和316B从epi层202电隔离的多晶硅掩埋源电极312A和312B，如图7G所示。
接着，如图7H所示，栅极氧化物层310A和310B热生长在沟槽344A和344B的侧壁上。(在此之前，可以在沟槽344A和344B的暴露侧壁上形成并除去牺牲氧化物层。)在形成栅极氧化物层310A和310B的同一热工艺中，薄的氧化物层318A和318B在1050℃生长在掩埋源电极312A和312B的顶表面上。在最后的步骤，沟槽344A和344B被填充第二多晶硅层，且该多晶硅被回蚀到沟槽344A和344B开口处，形成多晶硅栅极308A和308B。如上所述，P体区320、N+源区322和P+区328被注入并扩散进epi层202中。Epi层202的上表面覆盖有BPSG层326，BPSG层326被遮盖、构图和蚀刻，从而BPSG层的部分覆盖栅极308A和308B并交叠部分N+源区322。然后沉积金属层324，产生图6所示的MOSFET 30。
掩埋源电极可以以类似于上述MOSFET 20的方式接触。具体地，第一多晶硅层在两步骤中被回蚀，且第一多晶硅层的表面在将接触掩埋源电极的位置在第一蚀刻介电之后被临时遮盖。然后，在这些位置中的BPSG层326中形成开口，从而源极金属层324邻接多晶硅层。
如上所述，光致抗蚀剂层(未显示)形成在BPSG层226上，且光致抗蚀剂层通过源极金属层224将接触N+源极/P+区222、228(如图2所示)的位置上以及源极金属层224将接触多晶硅层248(在图5G中示出)的位置上的开口被光刻构图。然后沉积源极金属层224以形成与N+源极/P+区222、228和掩埋源电极212A、212B的电接触(通过多晶硅层248)。类似地，在图6所示的实施例中，BPSG层326被构图并蚀刻以具有开口，从而允许源极金属层324与N+源极/P+区322、328和掩埋源电极312A、312B形成电接触。
BPSG层226还被构图在将接触栅极208A、208B处具有开口，且栅极金属层(未显示)沉积在这些开口中，以建立与栅极208A、208B的电接触。类似地，BPSG层326还被构图在栅极308A、308B将接触栅极金属层处据欧开口。优选地，栅极金属层是单金属层的一部分，该单金属层沉积在管芯表面并随后被蚀刻以将源极金属层224、324和栅极金属层分离。
上述沟槽和平台可以在半导体管芯表面上设置成各种图案。一个可能的布置在图9A-9E中示出，同时示出了在半导体管芯50顶表面中的沟槽和平台的环形图案。沟槽500、504、508为带有圆角的方环形或环，并被平台502、506分开，平台具有与带有圆角的方环或环相同的形状。沟槽500、504、508的角和平台502、506被倒圆的以防止高电场，如果角是尖锐的直角则可能发生该高电场。沟槽和平台围绕中心部分510，且边缘终端部分512靠近管芯50的外围设置，在沟槽和平台的环形图案之外。
应该理解，为了清楚起见，沟槽和平台的图案在图9A-9E中被显著放大了。实际上，在图案中典型地具有几千沟槽。例如，管芯50可以为2mm×2mm尺寸，且沟槽和平台可以为1.5μm宽。图9A中的剖面2-2可以由图2表示，例如，沟槽500和504包含如图2所示的沟槽204A和204B的元件，且平台502具有图2所示的平台206的结构。
在图9A所示的具体实施例中，平台502、506和沟槽500、504、508的宽度是不变的且角是圆的。图12是通过计算机模拟产生的图，示出了器件的击穿电压(BV)作为圆沟槽角的曲率半径的函数。例如，在15μm的半径，击穿电压约为85V。
如上面结合图5B所解释的，在栅极多晶硅回蚀到epi层202的水平之后但在栅极多晶硅被回蚀到沟槽中之前，光致抗蚀剂层260沉积在将与掩埋源电极形成接触的区域中。图9B示出光致抗蚀剂层260的示意性布局。图9B中的剖面5B-5B可以是图5B的剖面图，例如光致抗蚀剂层260在多晶硅层248上面。在已经除去光致抗蚀剂层260之后，且在沉积并构图氧化物层254和BPSG层226之后，如图5F所示，在将接触掩埋源电极的位置形成开口225。在图9C中示出多个开口225。图9C还示出在BPSG层226中的开口520，其中在平台502、506上形成对N+源极/P+区的金属接触，还示出了BPSG层226中的开口522，其中形成对栅极的金属接触。在此实施例中，开口522沿对角线从中心区510向管芯50的角落向外延伸。
图10示出图9C中的剖面图10-10的结构，金属层224与掩埋多晶硅层248接触，该掩埋多晶硅层构成掩埋源电极并在栅极多晶硅249下面沿两方向延伸。
图9D示出了添加到开口225、520上的源极金属层224和添加到开口522上的栅极金属层524。源极金属层224通过开口225与掩埋源电极接触，并通过开口520与源极/体区接触。栅极金属层可以通过开口522与栅电极接触。图9E是在最终器件中源极金属层224与栅极金属层524的顶视图。可以看出，栅极金属层524包括四个径向栅极金属腿524A-524D，每个从中心区沿对角线向外延伸，且源极金属层224包括分别设置在栅极金属腿524A-524D之间的区域中的四个部分224A-224D。
本发明不限于图9E所示的具体几何图案。例如，栅极金属层的径向腿可以沿对应于12:00、3:00、6:00、9:00点钟位置的线而不是对角线向外延伸，且源极金属层可以设置在栅极金属层的腿之间。此外，环形沟槽和平台的图案可以是圆形、矩形或六边形(或者其他多边形状)，如图11A-11C所示。当使用直线多边形时，将角倒圆以防止在角中产生过度高的电场通常是有利的。栅极金属层的腿可以以各种径向间隔-例如15°、30°、45°、60°或90°-向外延伸，这取决于选择的几何形状。
在图9A-9E和图11A-11C中示范性的环形布置图案也可以采用常规沟槽栅极器件例如图1示出的MOSFET，其中不需要开口将源极金属层连接到掩埋源电极。
根据本发明的另一方面，在图9A-9E中示出的环形图案中的外围沟槽可以形成得比器件“有源”区中的沟槽深。这有效地使器件“自终结”。此结构的例子在图13A和13B中示出，其中外围沟槽508被深于沟槽500和504的沟槽508W取代。优选地，为了避免需要额外的掩模步骤，沟槽508W还制得宽于沟槽500和504。这是通过把用于形成沟槽508W的光致抗蚀剂掩模层242中的开口形成为宽于用于形成沟槽500和504的开口而实现的。因此，在用于形成沟槽500、540和508W的通常蚀刻工艺中，沟槽508W将比沟槽500和504蚀刻得更深。作为选择，单独的掩模步骤可以用于形成较深沟槽，在这种情况下可以与沟道500和504宽度相同。
图1 3B是沟槽500、504和508W的剖面图，示出沟槽508W填充有多晶硅层248。沟槽508W中的多晶硅层248可以在图5A-5C所示的工序中形成。多晶硅层248被源极金属层224接触。
将理解，在其他实施例中，终止区可以包括在芯片外围的两个或多个深沟槽，从而取代图13A和13B所示的仅一个深沟槽508W。
图14示出根据本发明可供选择的实施例的剖面图，其中控制栅极嵌入在沟槽侧面上的氧化物层中。MOSFET 70包含图2所示的MOSFET 20的许多其他元件。具体地，N外围层202生长在N+衬底200上，且沟槽204A和204B通过N外延层202延伸到N+衬底200中。P体区220、N+源区222和P+体接触区228形成在N外延层202中。
沟槽204A和204B包含向上延伸到源极金属层706的源电极702A和702B。源电极702A和702B的下部分被厚氧化物层704A和704B从N+衬底200和N外延层202隔开。上述厚绝缘层704A和704B是多层结构，每个包括嵌入在薄氧化物层710中的控制栅极708。薄氧化物层710的第一部分与外延层202接触，且薄氧化物层710的第二部分与源电极702A或702B接触。每个控制栅极708夹置在薄氧化物层710的第一部分和第二部分之间，并在外延层220表面被氧化物层712与源极金属层706隔开。源极金属层706通过氧化物层712中的开口714接触源电极702A和702B。源极金属层706通过氧化物层712中的开口716接触N+源区222和P+体接触区228。
图15示出MOSFET70的布局，图14所示的剖面图标记为14-14。沟槽和平台的环形图案与图9A-9E所示的类似。示出了用于接触源电极702A和702B的开口714，与用于接触N十源区222和P+体接触区228的开口716一样。图9E所示的源极金属层224将通过开口714和716接触源电极702A和702B、N+源区222和P+体接触区228。在图15中还示出了氧化物层712中的开口718，栅极金属腿524A-524D通过该开口接触控制栅极708。
图16A-16D示出了制造MOSFET 70的工艺。图16A示出了与图5A所示类似阶段的结构，厚氧化物层704A和704B分别在沟槽204A和204B壁上和底面上，且多晶硅层702回蚀到N外延层202的水平。
如图16B所示，使用BOE(缓冲氧化物蚀刻)将厚氧化物层704A和704B蚀刻进沟槽预定距离，BOE优先于多晶硅或外延硅侵蚀二氧化硅。这分别在源电极702A和702B与外延层202之间形成腔。
接着，薄氧化物层710热生长在结构的顶表面上。在每个腔中，薄氧化物层710的第一部分邻接沟槽的侧壁，且薄氧化物层710的第二部分邻接源电极的侧壁。第二多晶硅层720沉积在每个腔中的薄氧化物层710的第一和第二部分之间，留下图16C所示的结构。
如图16D所示，多晶硅层720被回蚀直到其顶表面大约与外延层202的顶表面水平相同，从而形成控制栅极708。接着，参考图14和15，P体区220、N+源区222和P+体接触区228如上所述被注入并扩散，且薄氧化物层710位于外延层202顶表面上的部分被蚀刻。氧化物层712沉积在外延层202表面上随后被掩盖并蚀刻，以分别形成对源电极702A和702B、N+源区和控制栅极708的开口714、716和718。为了完成器件，沉积金属层并随后构图以形成源极金属层224和栅极金属腿524，且器件可以覆盖有钝化层(未显示)。这产生图14所示的MOSFET 70。注意在MOSFET 70中，在每个MOSFET单元中形成源电极702A、702B。
本领域的技术人员将理解，上述实施例仅是示例性的，且不是限制性的。从上述描述中显见宽范围的许多额外的实施例。

Claims (42)

1、一种沟槽栅极MOSFET，包括：
半导体衬底，具有形成在其第一表面上的第一沟槽和第二沟槽，所述第一沟槽和第二沟槽形成在其间的平台，所述平台包括：
第一导电类型的源区，在所述第一表面与所述第一沟槽和第二沟槽相邻设置；
与所述第一导电类型相反的第二导电类型的体区，与所述第一沟槽和第二沟槽相邻并形成与所述源区的结；和
所述第一导电类型的漂移区，与所述第一沟槽和第二沟槽相邻设置并形成与所述体区的结，其中所述漂移区在所述漂移区的中心部分具有基本一致的掺杂浓度Nconst；
所述第一导电类型的漏区，与所述衬底的第二表面相邻，所述第二表面与第一表面相对，所述漏区具有大于Nconst的掺杂浓度；和
金属层，交叠所述衬底的第一表面并与所述源区电接触；
每个所述第一沟槽和第二沟槽包括：
上部分，包括栅电极，所述栅电极被栅极氧化物层与所述体区分开；和
下部分，包括掩埋源电极，所述掩埋源电极被第二氧化物层与所述漂移区电隔离，并被第三氧化物层与所述栅电极电隔离，所述掩埋源电极电连接到所述源区；
其中确定所述平台的宽度、所述沟槽的宽度和所述漂移区中的所述掺杂浓度Nconst，使得所述漂移区在等于Vds的漏极到源极电压下被完全耗尽，但在小于Vds的漏极到源极电压下不完全耗尽；且
其中以cm为单位的所述第二氧化物层厚度约等于以伏特为单位的所述电压Vds的10-7倍。
2、根据权利要求1所述的MOSFET，其中Vds等于60伏特，Nconst等于5.1×1016cm-3，所述平台宽度等于1.0μm，所述沟槽宽度等于0.8μm，且所述第二氧化物层的厚度等于0.3μm。
3、根据权利要求1所述的MOSFET，其中Vds等于90伏特，Nconst等于2.7×1016cm-3，所述平台宽度等于1.4μm，所述沟槽宽度等于1.3μm，且所述第二氧化物层的厚度等于0.55μm。
4、根据权利要求1所述的MOSFET，其中Vds等于100伏特，Nconst等于2.0×1016cm-3，所述平台宽度等于2.0μm，所述沟槽宽度等于1.4μm，且所述第二氧化物层的厚度等于0.6μm。
5、根据权利要求1所述的MOSFET，其中Vds等于150伏特，Nconst等于1.1×1016cm-3，所述平台宽度等于2.9μm，所述沟槽宽度等于2.2μm，且所述第二氧化物层的厚度等于1.0μm。
6、根据权利要求1所述的MOSFET，其中Vds等于200伏特，Nconst等于7.5×1016cm-3，所述平台宽度等于3.1μm，所述沟槽宽度等于3.4μm，且所述第二氧化物层的厚度等于1.6μm。
7、根据权利要求1所述的MOSFET，其中Vds等于250伏特，Nconst等于4.5×1015cm-3，所述平台宽度等于4.4μm，所述沟槽宽度等于4.6μm，且所述第二氧化物层的厚度等于2.2μm。
8、根据权利要求1所述的MOSFET，其中所述掩埋源电极电连接到所述体区。
9、根据权利要求1所述的MOSFET，其中所述掩埋源电极包括掺杂多晶硅。
10、根据权利要求1所述的MOSFET，其中所述衬底包括外延层，所述源区、所述体区和所述漂移区形成在所述外延层中。
11、根据权利要求8所述的MOSFET，其中所述沟槽延伸到所述外延层之间的界面并延伸到在所述外延层下面的所述衬底的一部分中。
12、根据权利要求1所述的MOSFET，其中所述栅极氧化物层薄于所述第二氧化物层。
13、一种沟槽栅极MOSFET，包括：
半导体衬底，具有形成在第一表面的沟槽；
第一导电类型的源区，在所述第一表面与所述沟槽相邻设置；
与所述第一导电类型相反的第二导电类型的体区，与所述沟槽相邻并与所述源区形成结；
所述第一导电类型的漂移区，与所述沟槽相邻设置并与所述体区形成结；
所述第一导电类型的漏区，与所述衬底的第二表面相邻，所述第二表面与所述第一表面相对；和
金属层，交叠所述衬底的第一表面并与所述源区电接触；
所述沟槽包括：
上部分，包括栅电极，所述栅电极被栅极氧化物层与所述体区分开；和
下部分，包括掩埋源电极，所述掩埋源电极被第二氧化物层与所述漂移区分开，并被氧化物层与所述源电极分开，所述掩埋源电极电连接到所述源区，所述第二氧化物层基本上厚于所述栅极氧化物层；
其中，所述第三氧化物层包围所述掩埋源电极的上部分，从而在所述栅电极与所述掩埋源电极之间产生垂直交叠。
14、根据权利要求13所述的沟槽栅极MOSFET，其中所述体区与所述漂移区之间的结位于所述第二氧化物层的上端和所述栅极氧化物的下端的水平之上的水平。
15、一种制造MOSFET的方法，包括：
在半导体衬底的第一表面形成沟槽，所述衬底包括第一导电类型的掺杂剂；
在所述第一表面上沉积掩模层，所述掩模层内衬在所述沟槽的壁和底面；
除去与所述沟槽的底面相邻的一部分所述掩模，保留保持贴附到所述沟槽的侧壁的所述掩模层的部分；
采用保持贴附到沟槽的侧壁的所述掩模层的剩余部分通过所述沟槽的所述底部蚀刻所述衬底，从而在所述衬底中形成腔，
采用保持贴附到沟槽的侧壁的所述掩模层的剩余部分加热所述衬底，从而在所述腔中形成第一介电层；
除去所述掩模层的剩余部分；
向所述腔中引入第一层导电材料，所述第一层导电材料被所述第一介电层与所述衬底电隔离；
加热所述衬底以形成在所述导电材料的暴露表面的第二介电层和沿所述沟槽壁的栅极介电层；
向所述沟槽内引入导电材料的第二层；
在所述衬底中形成与所述第一导电类型相反的第二导电类型的体区，所述体区邻接所述栅极介电层；
形成与所述栅极氧化物层邻接的第一导电类型的源区并形成与所述体区的结；
在所述沟槽中用第三介电层覆盖所述第二层导电材料；
在所述衬底上沉积金属层，所述金属层与所述源区形成电接触；和
在所述第一层导电材料与所述源区之间形成电连接。
16、根据权利要求15所述的方法，其中形成所述沟槽包括蚀刻所述衬底。
17、根据权利要求15所述的方法，其中沉积所述掩模层包括沉积氮化硅。
18、根据权利要求15所述的方法，其中除去所述掩模层的一部分包括使用反应离子蚀刻工艺。
19、根据权利要求15所述的方法，其中所述第一介电层包括二氧化硅。
20、根据权利要求15所述的方法，其中向所述腔中引入所述第一层导电材料包括沉积掺杂多晶硅。
21、根据权利要求15所述的方法，其中向所述沟槽中引入所述第二层导电材料包括沉积掺杂多晶硅。
22、一种制造MOSFET的方法，包括：
在半导体衬底的第一表面形成沟槽，所述衬底包括第一导电类型的掺杂剂；
在所述沟槽的壁和底面上形成第一介电层；
在所述沟槽的下部分中沉积第一层导电材料，在所述沟槽的上部分的壁上留下所述第一介电层的暴露部分，所述第一层导电材料被所述第一介电层与所述衬底电隔离；
除去所述第一介电层的暴露部分和与所述第一层导电材料的上部分侧向相邻的所述第一介电层的部分，因此暴露所述第一导电层的侧表面的部分；
在所述沟槽的上部分的壁上和所述第一导电层的预表面和侧表面的暴露部分上形成第二介电层；
在所述沟槽的所述上部分中沉积第二导电层，所述第一导电层和第二导电层垂直交叠；
在所述衬底中形成与所述第一导电类型相反的第二导电类型的体区，所述体区与所述第二介电层邻接；
形成所述第一导电类型的源区，所述源区与所述第二介电层邻接并与所述体区形成结；
用第三介电层覆盖所述第二导电层；
在所述衬底上沉积金属层，所述金属层与所述源区电接触；和
在所述第一导电层和所述源区之间形成电连接。
23、根据权利要求22所述的方法，其中形成所述沟槽包括蚀刻所述衬底。
24、根据权利要求22所述的方法，其中所述第一介电层包括二氧化硅。
25、根据权利要求22所述的方法，其中向所述腔中沉积所述第一层导电材料包括沉积掺杂多晶硅。
26、根据权利要求22所述的方法，其中向所述沟槽中沉积所述第二导电层包括沉积掺杂多晶硅。
27、一种形成在半导体管芯中的沟槽栅极晶体管，所述晶体管包括：
环形沟槽的设置，每个所述沟槽被环形平台与相邻沟槽分开；
源极金属层和栅极金属层，所述栅极金属层包括从所述管芯的中心区径向朝外向周边延伸的多个栅极金属腿，所述源极金属层包括多个位于所述栅极金属腿之间的部分。
28、根据权利要求27所述的沟槽栅极晶体管，其中每个所述沟槽为方环形形状。
29、根据权利要求27所述的沟槽栅极晶体管，其中每个所述沟槽为具有圆角的方环形形状。
30、根据权利要求29所述的沟槽栅极晶体管，其中所述晶体管包括四个栅极金属腿，每个所述栅极金属腿朝所述管芯的角落延伸。
31、根据权利要求27所述的沟槽栅极晶体管，其中每个所述沟槽为圆环形状。
32、根据权利要求27所述的沟槽栅极晶体管，其中每个所述沟槽为矩形环形形状。
33、根据权利要求27所述的沟槽栅极晶体管，其中每个所述沟槽为带有圆角的矩形环形形状。
34、根据权利要求27所述的沟槽栅极晶体管，其中每个所述沟槽为六边环形形状。
35、根据权利要求27所述的沟槽栅极晶体管，其中所述晶体管是MOSFET，所述MOSFET包括：
在所述管芯第一表面与所述沟槽相邻设置的第一导电类型的源区，所述源极金属层交叠所述管芯的第一表面并与所述源区电接触；
与所述沟槽相邻并与所述源区形成结的第二导电类型的体区，所述第二导电类型与所述第一导电类型相反；
与所述沟槽相邻设置并与所述体区形成结的所述第一导电类型的漂移区；
所述第一导电类型的漂移区与所述管芯的第二表面相邻，所述第二表面与所述第一表面相对；且
所述沟槽包括：
上部分，包括栅电极，所述栅电极被栅极介电层与所述体区分开，
所述栅电极电连接到所述栅极金属层；和
下部分，包括掩埋源电极，所述掩埋源电极被第二介电层与所述漂移区电隔离并被第三介电层与所述栅电极分开，所述掩埋源电极电连接到所述元件金属层。
36、根据权利要求35所述的沟槽栅极晶体管，其中外围沟槽比从所述外围沟槽径向朝内设置的沟槽深，所述外围沟槽内衬有第四介电层并包含导电材料，在所述外围沟槽内的所述导电材料被电连接到所述源极金属层。
37、根据权利要求36所述的沟槽栅极晶体管，其中所述外围沟槽比从所述外围沟槽径向朝内延伸的沟槽宽。
38、根据权利要求36所述的沟槽栅极晶体管，其中至少一个额外的沟槽比从所述外围沟槽径向朝内设置的所述沟槽深。
39、一种沟槽栅极MOSFET，包括：
半导体衬底，具有形成在第一表面的沟槽；
在所述第一表面与所述沟槽相邻设置的第一导电类型的源区；
与所述沟槽相邻并与所述源区形成结的与第一导电类型相反的第二导电类型的体区；
与所述沟槽相邻设置并与所述体区形成结的所述第一导电类型的漂移区；
与所述衬底的第二表面相邻的所述第一导电类型的漏区，所述第二表面与所述第一表面相对；和
金属层，交叠所述衬底的第一表面并与所述源区电接触；
所述沟槽包括：
与所述金属层电接触的源电极；
厚氧化物层，内衬在所述沟槽的底面和侧壁的下部分；
多层结构，内衬在所述沟槽侧壁的上部，所述多层包括与所述半导体衬底接触的第一薄氧化物层、与所述源电极接触的第二薄氧化物层和与所述第一薄氧化物层和第二薄氧化物层分开的多晶硅层。
40、根据权利要求39所述的沟槽栅极MOSFET，其中所述多层结构向下延伸到低于所述体区与所述漂移区之间的结的水平。
41、根据权利要求39所述的沟槽，其中所述多层结构的厚度大约与所述厚氧化物层的厚度相同。
42、一种制造MOSFET的方法，包括：
在半导体衬底的第一表面形成沟槽，所述衬底包括第一导电类型的掺杂剂；
在所述沟槽的壁和底部形成厚介电层；
在所述沟槽中沉积第一层导电材料，所述第一层导电材料被所述第一介电层与所述衬底电隔离；
除去所述厚介电层的上部分，所述上部分位于所述源电极和所述衬底之间，因此形成位于所述衬底和所述源电极之间的腔；
在所述腔中形成薄介电层，所述薄介电层的第一部分与所述沟槽的壁邻接，所述薄介电层的第二部分与所述源电极的壁邻接；
在所述第一薄介电层和第二薄介电层之间的空隙中沉积第二导电层；
在所述衬底中形成与所述第一导电类型相反的第二导电类型的体区，所述体区与所述薄介电层的第一部分邻接；
形成与所述薄介电层的第一部分邻接并与所述体区形成结的所述第一导电类型的源区；
用第三介电层覆盖所述第二导电层；和
在所述衬底上沉积金属层，所述金属层与所述源区和源电极电接触。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102037562A (zh) * 2008-02-27 2011-04-27 先进模拟科技公司 隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构
CN102097322A (zh) * 2009-12-09 2011-06-15 半导体元件工业有限责任公司 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
CN102403346A (zh) * 2010-09-08 2012-04-04 株式会社电装 半导体器件及其制造方法
CN102549759A (zh) * 2009-06-19 2012-07-04 Ssscip有限公司 具有分级掺杂区的垂直结型场效应晶体管和二极管及其制造方法
CN102569387A (zh) * 2010-12-22 2012-07-11 无锡华润上华半导体有限公司 双扩散金属氧化物半导体器件
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法
CN103762180A (zh) * 2014-01-09 2014-04-30 上海华虹宏力半导体制造有限公司 改善沟槽型mos底部氧化物厚度的方法
CN104733519A (zh) * 2013-12-19 2015-06-24 英飞凌科技股份有限公司 半导体器件
CN105280714A (zh) * 2014-07-21 2016-01-27 半导体元件工业有限责任公司 具有屏蔽电极结构的绝缘栅半导体装置和方法
CN105789270A (zh) * 2016-04-21 2016-07-20 西安电子科技大学 一种具有变k介质侧边的vdmos器件
CN107170801A (zh) * 2017-06-08 2017-09-15 电子科技大学 一种提高雪崩耐量的屏蔽栅vdmos器件
CN107785263A (zh) * 2016-08-26 2018-03-09 台湾半导体股份有限公司 具有多重宽度电极结构的场效晶体管及其制造方法
CN109390393A (zh) * 2011-03-16 2019-02-26 飞兆半导体公司 具有厚沟槽底部氧化物的mosfet器件
CN111613674A (zh) * 2019-02-25 2020-09-01 恒泰柯半导体（上海）有限公司 深沟道mosfet
CN113497129A (zh) * 2020-04-07 2021-10-12 长鑫存储技术有限公司 半导体结构及其制作方法
CN114068670A (zh) * 2020-07-29 2022-02-18 新唐科技股份有限公司 半导体结构及其形成方法
CN114068683A (zh) * 2022-01-17 2022-02-18 深圳市威兆半导体有限公司 屏蔽栅极金氧半场效晶体管元胞结构、晶体管及制造方法
CN114420637A (zh) * 2021-12-22 2022-04-29 深圳深爱半导体股份有限公司 半导体器件结构及其制备方法
CN116072716A (zh) * 2023-04-06 2023-05-05 深圳市美浦森半导体有限公司 一种分离栅trench MOS器件结构及其制造方法
CN117558748A (zh) * 2023-09-04 2024-02-13 杭州芯迈半导体技术有限公司 一种沟槽型半导体功率器件及版图

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US6635544B2 (en) 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7834421B2 (en) * 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7956391B2 (en) 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US7939420B2 (en) * 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US7902630B2 (en) * 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7812403B2 (en) * 2002-08-14 2010-10-12 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuit devices
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US20080197408A1 (en) * 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US8564051B2 (en) * 2004-04-09 2013-10-22 International Rectifier Corporation Power semiconductor device with buried source electrode
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
DE102004026233B4 (de) * 2004-05-28 2015-02-12 Infineon Technologies Ag Trenchtransistor
JP5259920B2 (ja) * 2004-08-04 2013-08-07 ローム株式会社 半導体装置およびその製造方法
JP4913336B2 (ja) * 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
AT504289A2 (de) 2005-05-26 2008-04-15 Fairchild Semiconductor Trench-gate-feldeffekttransistoren und verfahren zum bilden derselben
AT504290A2 (de) 2005-06-10 2008-04-15 Fairchild Semiconductor Feldeffekttransistor mit ladungsgleichgewicht
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
DE102005041108B3 (de) * 2005-08-30 2007-05-31 Infineon Technologies Ag Verfahren zur Herstellung eines Trench-Transistors und Trench-Transistor
US7521773B2 (en) * 2006-03-31 2009-04-21 Fairchild Semiconductor Corporation Power device with improved edge termination
US20070262395A1 (en) * 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
KR100867977B1 (ko) 2006-10-11 2008-11-10 한국과학기술원 인도시아닌 그린 혈중 농도 역학을 이용한 조직 관류 분석장치 및 그를 이용한 조직 관류 분석방법
US7795681B2 (en) * 2007-03-28 2010-09-14 Advanced Analogic Technologies, Inc. Isolated lateral MOSFET in epi-less substrate
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
DE102007020249B4 (de) * 2007-04-30 2015-01-08 Infineon Technologies Austria Ag Halbleiterbauelement, Halbleitersensorstruktur sowie Vorrichtung und Verfahren zum Herstellen eines Halbleiterbauelement
US8207037B2 (en) * 2007-10-31 2012-06-26 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component that includes a field plate
KR100970282B1 (ko) * 2007-11-19 2010-07-15 매그나칩 반도체 유한회사 트렌치 ｍｏｓｆｅｔ 및 그 제조방법
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8159021B2 (en) * 2008-02-20 2012-04-17 Force-Mos Technology Corporation Trench MOSFET with double epitaxial structure
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US8642459B2 (en) * 2008-08-28 2014-02-04 Infineon Technologies Ag Method for forming a semiconductor device with an isolation region on a gate electrode
US7964912B2 (en) * 2008-09-18 2011-06-21 Power Integrations, Inc. High-voltage vertical transistor with a varied width silicon pillar
US8796764B2 (en) 2008-09-30 2014-08-05 Infineon Technologies Austria Ag Semiconductor device comprising trench gate and buried source electrodes
US8552535B2 (en) 2008-11-14 2013-10-08 Semiconductor Components Industries, Llc Trench shielding structure for semiconductor device and method
US8362548B2 (en) * 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
US7897462B2 (en) * 2008-11-14 2011-03-01 Semiconductor Components Industries, L.L.C. Method of manufacturing semiconductor component with gate and shield electrodes in trenches
US20100123193A1 (en) * 2008-11-14 2010-05-20 Burke Peter A Semiconductor component and method of manufacture
US8415739B2 (en) * 2008-11-14 2013-04-09 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
GB2466261A (en) * 2008-12-17 2010-06-23 Qinetiq Ltd Semiconductor device and fabrication method
US7851312B2 (en) * 2009-01-23 2010-12-14 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US8575688B2 (en) * 2009-02-24 2013-11-05 Maxpower Semiconductor, Inc. Trench device structure and fabrication
US7989293B2 (en) * 2009-02-24 2011-08-02 Maxpower Semiconductor, Inc. Trench device structure and fabrication
US8187939B2 (en) * 2009-09-23 2012-05-29 Alpha & Omega Semiconductor Incorporated Direct contact in trench with three-mask shield gate process
US10026835B2 (en) * 2009-10-28 2018-07-17 Vishay-Siliconix Field boosted metal-oxide-semiconductor field effect transistor
US8247296B2 (en) 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
JP2011134951A (ja) * 2009-12-25 2011-07-07 Toyota Motor Corp 半導体装置
US8558305B2 (en) * 2009-12-28 2013-10-15 Stmicroelectronics S.R.L. Method for manufacturing a power device being integrated on a semiconductor substrate, in particular having a field plate vertical structure and corresponding device
CN102130182B (zh) * 2010-11-03 2012-11-21 绍兴旭昌科技企业有限公司 一种电流调整二极管芯片及其制造方法
CN102487082A (zh) * 2010-12-02 2012-06-06 上海华虹Nec电子有限公司 横向沟槽金属氧化物半导体器件
US8610205B2 (en) * 2011-03-16 2013-12-17 Fairchild Semiconductor Corporation Inter-poly dielectric in a shielded gate MOSFET device
JP5450493B2 (ja) * 2011-03-25 2014-03-26 株式会社東芝 半導体装置
US8415729B2 (en) * 2011-04-07 2013-04-09 Nanya Technology Corp. Power device with trenched gate structure and method of fabricating the same
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US8698229B2 (en) * 2011-05-31 2014-04-15 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US8803205B2 (en) * 2011-05-31 2014-08-12 Infineon Technologies Austria Ag Transistor with controllable compensation regions
KR20130008281A (ko) 2011-07-12 2013-01-22 삼성전자주식회사 파워소자의 제조방법
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
JP5751146B2 (ja) * 2011-11-24 2015-07-22 住友電気工業株式会社 半導体装置およびその製造方法
US9245985B2 (en) 2012-03-28 2016-01-26 Infineon Technologies Americas Corp. IGBT with buried emitter electrode
CN102646709B (zh) * 2012-04-06 2014-06-11 东南大学 一种快速超结纵向双扩散金属氧化物半导体管
US8921184B2 (en) 2012-05-14 2014-12-30 Semiconductor Components Industries, Llc Method of making an electrode contact structure and structure therefor
US9029215B2 (en) 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US9000497B2 (en) * 2012-09-14 2015-04-07 Renesas Electronics Corporation Trench MOSFET having an independent coupled element in a trench
WO2014081066A1 (en) * 2012-11-20 2014-05-30 Woosong University Industry-Academic Collabration Foundation Super-junction trench mosfet
TWI466302B (zh) * 2012-11-21 2014-12-21 Pfc Device Corp 具有終端結構之金氧半二極體元件及其製法
US8809948B1 (en) * 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US10345056B2 (en) * 2013-02-09 2019-07-09 Prime Datum Development Company, Llc Direct-drive system for cooling system fans, exhaust blowers and pumps
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
JP5784665B2 (ja) * 2013-03-22 2015-09-24 株式会社東芝 半導体装置の製造方法
CN104299906B (zh) * 2013-07-19 2016-12-28 桂林斯壮微电子有限责任公司 一种掩埋式势垒分压场效应管及其生产方法
CN104347708A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(北京)有限公司 多栅vdmos晶体管及其形成方法
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US9337270B2 (en) 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor device
JP2015204374A (ja) 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
JP2015204375A (ja) * 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
US9209305B1 (en) * 2014-06-06 2015-12-08 Stmicroelectronics, Inc. Backside source-drain contact for integrated circuit transistor devices and method of making same
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
JP2017533127A (ja) * 2014-10-30 2017-11-09 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． 流体吐出デバイス
US9391194B1 (en) 2015-06-19 2016-07-12 Sanken Electric Co., Ltd. High voltage vertical FPMOS fets
JP6378220B2 (ja) 2016-02-01 2018-08-22 株式会社東芝 半導体装置
US20170317207A1 (en) * 2016-04-29 2017-11-02 Force Mos Technology Co., Ltd. Trench mosfet structure and layout with separated shielded gate
JP6583169B2 (ja) * 2016-07-19 2019-10-02 株式会社豊田自動織機 トレンチゲート型半導体装置
US9972681B2 (en) * 2016-08-30 2018-05-15 Power Integrations, Inc. High voltage vertical semiconductor device with multiple pillars in a racetrack arrangement
US10770599B2 (en) * 2016-09-03 2020-09-08 Champion Microelectronic Corp. Deep trench MOS barrier junction all around rectifier and MOSFET
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
KR102392845B1 (ko) 2017-11-28 2022-04-29 삼성전자주식회사 반도체 장치
US10332992B1 (en) * 2018-01-22 2019-06-25 Sanken Electric Co., Ltd. Semiconductor device having improved trench, source and gate electrode structures
JP6992781B2 (ja) * 2018-04-02 2022-01-13 株式会社豊田中央研究所 半導体装置
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
JP7061954B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
CN109411354B (zh) * 2018-11-23 2024-04-26 深圳真茂佳半导体有限公司 一种半导体器件及其制作方法
US10950699B2 (en) 2019-08-05 2021-03-16 Vishay-Siliconix, LLC Termination for vertical trench shielded devices
CN112652652A (zh) * 2019-10-12 2021-04-13 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
US20210202470A1 (en) * 2019-12-31 2021-07-01 Nami MOS CO., LTD. Mosfet with integrated esd protection diode having anode electrode connection to trenched gates for increasing switch speed
US11088254B2 (en) * 2020-01-10 2021-08-10 Nanya Technology Corporation Semiconductor device and method of manufacturing the same
JP7293159B2 (ja) 2020-03-19 2023-06-19 株式会社東芝 半導体装置
TWI746007B (zh) * 2020-06-12 2021-11-11 新唐科技股份有限公司 功率元件
EP4033542A1 (en) * 2021-01-20 2022-07-27 Nexperia B.V. Trench-gate semiconductor device
CN114628525B (zh) * 2022-03-14 2023-11-07 南京晟芯半导体有限公司 一种沟槽型SiC MOSFET器件及其制造方法
EP4372825A1 (en) * 2022-11-16 2024-05-22 Nexperia B.V. A method of manufacturing a semiconductor device and a semiconductor device
CN117153885B (zh) * 2023-09-15 2024-05-28 陕西亚成微电子股份有限公司 分离栅沟槽mosfet器件及制备方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
JPS6373564A (ja) * 1986-09-16 1988-04-04 Toshiba Corp 半導体装置
KR900004622Y1 (ko) * 1987-08-31 1990-05-25 주식회사 금성사 비디오 카세트 레코더의 데이타신호 기록재생장치
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5126275A (en) * 1990-09-19 1992-06-30 Miles Inc. Analytical method using tetrazolium salt indicators having a reflectance plateau
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
DE59409300D1 (de) * 1993-06-23 2000-05-31 Siemens Ag Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
JPH07326663A (ja) * 1994-05-31 1995-12-12 Fuji Electric Co Ltd ウエハの誘電体分離方法
EP0726603B1 (en) * 1995-02-10 1999-04-21 SILICONIX Incorporated Trenched field effect transistor with PN depletion barrier
US5637102A (en) * 1995-05-24 1997-06-10 C. R. Bard, Inc. Dual-type catheter connection system
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
JP3426928B2 (ja) * 1996-09-18 2003-07-14 株式会社東芝 電力用半導体装置
JP2000031473A (ja) * 1998-07-09 2000-01-28 Nec Kansai Ltd 半導体装置
US6545316B1 (en) * 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
WO2000042665A1 (de) * 1999-01-11 2000-07-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mos-leistungsbauelement und verfahren zum herstellen desselben
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
US6191712B1 (en) * 1999-06-28 2001-02-20 International Business Machines Corporation Circuit for aligning logical sectors with physical sectors in a disk storage system
GB9917099D0 (en) 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
WO2001020684A1 (en) * 1999-09-14 2001-03-22 General Semiconductor, Inc. Trench dmos transistor having improved trench structure
JP2001345444A (ja) * 1999-10-25 2001-12-14 Seiko Instruments Inc 半導体装置とその製造方法
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6444528B1 (en) * 2000-08-16 2002-09-03 Fairchild Semiconductor Corporation Selective oxide deposition in the bottom of a trench
WO2002041402A2 (en) * 2000-11-16 2002-05-23 Silicon Wireless Corporation Discrete and packaged power devices for radio frequency (rf) applications and methods of forming same
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US6853033B2 (en) * 2001-06-05 2005-02-08 National University Of Singapore Power MOSFET having enhanced breakdown voltage
JP4421144B2 (ja) * 2001-06-29 2010-02-24 株式会社東芝 半導体装置
US6635544B2 (en) * 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
GB0122120D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in MOS transistors
DE10153315B4 (de) * 2001-10-29 2004-05-19 Infineon Technologies Ag Halbleiterbauelement
TWI248136B (en) * 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
DE10234996B4 (de) * 2002-03-19 2008-01-03 Infineon Technologies Ag Verfahren zur Herstellung einer Transistoranordnung mit Trench-Transistorzellen mit Feldelektrode
CN100437942C (zh) * 2002-05-31 2008-11-26 Nxp股份有限公司 沟槽栅半导体器件及制造方法
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
JP4498796B2 (ja) * 2004-03-29 2010-07-07 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102037562A (zh) * 2008-02-27 2011-04-27 先进模拟科技公司 隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构
CN102037562B (zh) * 2008-02-27 2014-11-26 先进模拟科技公司 隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构
CN102549759A (zh) * 2009-06-19 2012-07-04 Ssscip有限公司 具有分级掺杂区的垂直结型场效应晶体管和二极管及其制造方法
CN102549759B (zh) * 2009-06-19 2015-01-21 Pi公司 具有分级掺杂区的垂直结型场效应晶体管和二极管及其制造方法
CN102097322A (zh) * 2009-12-09 2011-06-15 半导体元件工业有限责任公司 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
CN102097322B (zh) * 2009-12-09 2014-09-17 半导体元件工业有限责任公司 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
CN102403346B (zh) * 2010-09-08 2014-09-03 株式会社电装 半导体器件及其制造方法
CN102403346A (zh) * 2010-09-08 2012-04-04 株式会社电装 半导体器件及其制造方法
CN102569387A (zh) * 2010-12-22 2012-07-11 无锡华润上华半导体有限公司 双扩散金属氧化物半导体器件
CN102569387B (zh) * 2010-12-22 2014-08-27 无锡华润上华半导体有限公司 双扩散金属氧化物半导体器件
CN109390393A (zh) * 2011-03-16 2019-02-26 飞兆半导体公司 具有厚沟槽底部氧化物的mosfet器件
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法
CN104733519A (zh) * 2013-12-19 2015-06-24 英飞凌科技股份有限公司 半导体器件
CN104733519B (zh) * 2013-12-19 2018-01-12 英飞凌科技股份有限公司 半导体器件
CN103762180A (zh) * 2014-01-09 2014-04-30 上海华虹宏力半导体制造有限公司 改善沟槽型mos底部氧化物厚度的方法
CN105280714A (zh) * 2014-07-21 2016-01-27 半导体元件工业有限责任公司 具有屏蔽电极结构的绝缘栅半导体装置和方法
CN105789270A (zh) * 2016-04-21 2016-07-20 西安电子科技大学 一种具有变k介质侧边的vdmos器件
CN107785263A (zh) * 2016-08-26 2018-03-09 台湾半导体股份有限公司 具有多重宽度电极结构的场效晶体管及其制造方法
CN107170801A (zh) * 2017-06-08 2017-09-15 电子科技大学 一种提高雪崩耐量的屏蔽栅vdmos器件
CN107170801B (zh) * 2017-06-08 2019-08-02 电子科技大学 一种提高雪崩耐量的屏蔽栅vdmos器件
CN111613674A (zh) * 2019-02-25 2020-09-01 恒泰柯半导体（上海）有限公司 深沟道mosfet
CN113497129B (zh) * 2020-04-07 2023-12-01 长鑫存储技术有限公司 半导体结构及其制作方法
CN113497129A (zh) * 2020-04-07 2021-10-12 长鑫存储技术有限公司 半导体结构及其制作方法
WO2021203886A1 (zh) * 2020-04-07 2021-10-14 长鑫存储技术有限公司 半导体结构及其制作方法
CN114068670A (zh) * 2020-07-29 2022-02-18 新唐科技股份有限公司 半导体结构及其形成方法
CN114068670B (zh) * 2020-07-29 2023-07-07 新唐科技股份有限公司 半导体结构及其形成方法
CN114420637A (zh) * 2021-12-22 2022-04-29 深圳深爱半导体股份有限公司 半导体器件结构及其制备方法
CN114420637B (zh) * 2021-12-22 2023-12-29 深圳深爱半导体股份有限公司 半导体器件结构及其制备方法
CN114068683A (zh) * 2022-01-17 2022-02-18 深圳市威兆半导体有限公司 屏蔽栅极金氧半场效晶体管元胞结构、晶体管及制造方法
CN116072716A (zh) * 2023-04-06 2023-05-05 深圳市美浦森半导体有限公司 一种分离栅trench MOS器件结构及其制造方法
CN117558748A (zh) * 2023-09-04 2024-02-13 杭州芯迈半导体技术有限公司 一种沟槽型半导体功率器件及版图

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