CN107170801A - 一种提高雪崩耐量的屏蔽栅vdmos器件 - Google Patents
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Abstract
本发明涉及功率半导体器件技术领域，具体涉及到一种屏蔽栅VDMOS器件。本发明提供一种提高雪崩耐量的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件中，通过改变屏蔽栅VDMOS器件槽栅旁第一导电类型半导体掺杂漂移区的掺杂浓度来限定雪崩击穿点的位置，具体的为降低第二导电类型半导体体区下第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅顶部(第二导电类型半导体体区附近)的电场降低，并且降低槽栅底部第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅底部的电场提高。最终使器件的雪崩击穿发生在槽底，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
Description
技术领域
本发明属于功率半导体技术领域，涉及一种屏蔽栅VDMOS器件。
背景技术
为了提高DMOS的性能，国内外提出了浮岛单极器件和屏蔽栅(Split-gate)等新型结构。浮岛单极器件通过在N-外延层中增加P型分压岛，从而漂移区的最大电场被分成两部分，在同样的外延层掺杂浓度下，击穿电压可以有所上升。而屏蔽栅VDMOS可利用其第一层多晶层(Shield)作为“体内场板”来降低漂移区的电场，所以屏蔽栅VDMOS通常具有更低的导通电阻和更高的击穿电压。
非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率DMOS在系统应用中所能遭遇的最极端电应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。特别是在高频开关和汽车电子等特殊工作环境下，UIS过程中由于雪崩耐量低导致的器件失效已成为功率DMOS最主要的安全杀手，这种失效带来的损伤通常也是不可修复的。因此，雪崩耐量是衡量功率DMOS抗UIS能力的重要参数。
提高屏蔽栅器件的抗UIS失效能力，目前普遍采用的方法是像普通功率DMOS一样，通过减小寄生BJT管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大DMOS器件的阈值电压(沟道开启电压)。
发明内容
针对上述问题，本发明提供一种提高雪崩耐量的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件中，通过改变屏蔽栅VDMOS器件槽栅旁第一导电类型半导体掺杂漂移区的掺杂浓度来限定雪崩击穿点的位置，具体的为降低第二导电类型半导体体区下第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅顶部(第二导电类型半导体体区附近)的电场降低，并且降低槽栅底部附近第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅底部的电场提高。最终使器件的雪崩击穿发生在槽底，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
本发明技术方案如下：
一种提高雪崩耐量的屏蔽栅VDMOS器件，如图1所示，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3和金属化源极12；所述第一导电类型半导体掺杂漂移区3中具有氧化层6、第二导电类型半导体体区9、第二导电类型半导体掺杂接触区10和第一导电类型半导体掺杂源区11；所述氧化层6位于两侧的第二导电类型半导体体区9和第一导电类型半导体掺杂源区11之间，氧化层6的上表面与金属化源极12接触；所述第一导电类型半导体掺杂源区11位于第二导电类型半导体体区9的正上方并与第二导电类型半导体体区9接触，第一导电类型半导体掺杂源区11的上表面与金属化源极12接触；所述第二导电类型半导体掺杂接触区10位于第二导电类型半导体体区9的正上方并与第二导电类型半导体体区9接触，第二导电类型半导体掺杂接触区10的上表面与金属化源极12接触；所述氧化层6中具有控制栅电极4和屏蔽栅电极5，所述控制栅电极4位于屏蔽栅电极5的上方，所述控制栅电极4上表面的深度小于第一导电类型半导体掺杂源区11下表面的结深，控制栅电极4下表面的深度大于P型掺杂区9下表面的结深。所述第一导电类型半导体掺杂漂移区3中还具有第一导电类型半导体掺杂第二漂移区7、第一导电类型半导体掺杂第三漂移区31、第一导电类型半导体掺杂第四漂移区8；所述第一导电类型半导体掺杂漂移区3上表面与氧化层6的底部接触；所述第一导电类型半导体掺杂第二漂移区7位于氧化层6的侧面，其底部与氧化层6的底部平齐，其顶部低于屏蔽栅电极5的上表面；所述第一导电类型半导体掺杂第四漂移区8位于第二导电类型半导体体区9正下方并与第二导电类型半导体体区9接触；所述第一导电类型半导体掺杂第三漂移区31上表面与第一导电类型半导体掺杂第四漂移区8接触，下表面与第一导电类型半导体掺杂第二漂移区7接触。
进一步的，第一导电类型半导体掺杂第一漂移区3和第一导电类型半导体掺杂第三漂移区31的掺杂浓度相同。
进一步的，第一导电类型半导体掺杂第二漂移区7和第一导电类型半导体掺杂第四漂移区8的掺杂浓度小于第一导电类型半导体掺杂第一漂移区3和第一导电类型半导体掺杂第三漂移区31的掺杂浓度。
进一步的，所述氧化层6采用的材料为二氧化硅或者二氧化硅和氮化硅的复合材料。
进一步的，所述控制栅电极4和屏蔽栅电极5采用的材料为多晶硅。
作为优选方式，可仅在第二导电类型半导体体区9下采用第一导电类型半导体掺杂第四漂移区8，所述第一导电类型半导体掺杂第四漂移区8在第二导电类型半导体体区9的正下面，并与第二导电类型半导体体区9接触；所述第一导电类型半导体掺杂第四漂移区8的掺杂浓度小于第一导电类型半导体掺杂第一漂移区3的掺杂浓度。
作为优选方式，可仅在槽栅底部旁采用第一导电类型半导体掺杂第二漂移区7，所述第一导电类型半导体掺杂第二漂移区7位于氧化层6的底部，其下表面与氧化层6的底部相接触；所述第一导电类型半导体掺杂第二漂移区7的掺杂浓度小于第一导电类型半导体掺杂第一漂移区3的掺杂浓度和第一导电类型半导体掺杂第三漂移区31的掺杂浓度。
本发明的有益效果为，在现有屏蔽栅VDMOS器件，通过在第二导电类型半导体体区9下采用轻掺杂的第一导电类型半导体第四漂移区8，使槽栅顶部(第二导电类型半导体体区9附近)的电场降低，并且在槽栅底部采用轻掺杂的第一导电类型半导体第二漂移区7，使槽栅底部的电场提高。最终使器件的雪崩击穿发生在槽栅底部，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
附图说明
图1是实施例1提供的一种提高雪崩耐量的屏蔽栅VDMOS器件的剖面结构示意图；
图2是实施例1提供的一种提高雪崩耐量的屏蔽栅VDMOS器件外加反向电压时，trench处的纵向电场分布示意图；
图3是实施例2提供的一种提高雪崩耐量的屏蔽栅VDMOS器件的剖面结构示意图；
图4是实施例3提供的一种提高雪崩耐量的屏蔽栅VDMOS器件的剖面结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种提高雪崩耐量的屏蔽栅VDMOS器件，如图1所示，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3和金属化源极12；所述第一导电类型半导体掺杂漂移区3中具有氧化层6、第二导电类型半导体体区9、第二导电类型半导体掺杂接触区10和第一导电类型半导体掺杂源区11；所述氧化层6位于两侧的第二导电类型半导体体区9和第一导电类型半导体掺杂源区11之间，氧化层6的上表面与金属化源极12接触；所述第一导电类型半导体掺杂源区11位于第二导电类型半导体体区9的正上方并与第二导电类型半导体体区9接触，第一导电类型半导体掺杂源区11的上表面与金属化源极12接触；所述第二导电类型半导体掺杂接触区10位于第二导电类型半导体体区9的正上方并与第二导电类型半导体体区9接触，第二导电类型半导体掺杂接触区10的上表面与金属化源极12接触；所述氧化层6中具有控制栅电极4和屏蔽栅电极5，所述控制栅电极4位于屏蔽栅电极5的上方，所述控制栅电极4上表面的深度小于第一导电类型半导体掺杂源区11下表面的结深，控制栅电极4下表面的深度大于P型掺杂区9下表面的结深。所述第一导电类型半导体掺杂漂移区3中还具有第一导电类型半导体掺杂第二漂移区7、第一导电类型半导体掺杂第三漂移区31、第一导电类型半导体掺杂第四漂移区8；所述第一导电类型半导体掺杂漂移区3上表面与氧化层6的底部接触；所述第一导电类型半导体掺杂第二漂移区7位于氧化层6的侧面，其底部与氧化层6的底部平齐，其顶部低于屏蔽栅电极5的上表面；所述第一导电类型半导体掺杂第四漂移区8位于第二导电类型半导体体区9正下方并与第二导电类型半导体体区9接触；所述第一导电类型半导体掺杂第三漂移区31上表面与第一导电类型半导体掺杂第四漂移区8接触，下表面与第一导电类型半导体掺杂第二漂移区7接触。
以实施例1说明本发明的工作原理：
文献J.Yedinak,D.Probst,G.Dolny,A.Challa,J.An drews.Optimizing OxideCharge Balanced Devices for Unclam ped Inductive Switching(UIS).Proceedingsof the 22th ISPSD,2010.中提到，雪崩击穿点的位置会影响屏蔽栅VDMOS器件的雪崩耐量。优化的屏蔽栅VDMOS的雪崩击穿发生在槽底，UIS过程中温度相对较低，具有较好的UIS能力。未优化的屏蔽栅VDMOS其雪崩击穿发生在槽顶，UIS过程中温度较高，UIS能力差。可见屏蔽栅VDMOS当雪崩击穿点的位置从槽顶向槽底移动，器件的UIS能力会变好。
本发明所提供的一种提高雪崩耐量的屏蔽栅VDMOS器件，其反向阻断时的电极连接方式为：槽型栅电极4和金属化源极12短接且接零电位，金属化漏极1接正电位。当增大反向电压时，由于屏蔽栅5的存在，屏蔽栅5和N型漂移区构成横向电场，第二N型漂移区7、第三N型漂移区31和第四N型漂移区8首先将耗尽，承受反向电压。继续增大反向电压时，耗尽层边界将向靠近金属化漏极1一侧的第一N型漂移区3扩展以承受反向电压。此时如果槽栅旁漂移区只采用一种掺杂浓度，即第一N型漂移区3、第二N型漂移区7、第三N型漂移区31和第四N型漂移区8为同一掺杂浓度，则槽栅处纵向电场的最大值将出现在第四N型漂移区8与P型掺杂区9的界面处，如图2中虚线所示。此时雪崩击穿将发生在槽顶(P型掺杂区9附近)，器件的UIS能力较差。而本发明所提供的一种提高雪崩耐量的屏蔽栅VDMOS器件，槽栅旁漂移区采用不同的掺杂浓度，即第二漂移区7和第四漂移区8的掺杂浓度小于第一漂移区3和第三漂移区31的掺杂浓度，在P型掺杂区9下采用N--型轻掺杂的第四漂移区8，使槽栅顶部(P型掺杂区9附近)的电场降低，并且在槽栅底部旁采用N--型轻掺杂的第二N型漂移区7，使trench底部的电场提高，如图2中实线所示。最终使器件的雪崩击穿发生在槽底，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
实施例2
如图3所示，本例的结构在实施例1的基础上，P型掺杂区9下采用第四漂移区8，所述第四漂移区8在P型掺杂区9的正下面，并与P型掺杂区9接触；所述第四漂移区8为N--型轻掺杂区，第四漂移区8的掺杂浓度小于第一漂移区3的掺杂浓度。该结构使槽栅顶部(P型掺杂区9附近)的电场降低，使雪崩击穿点远离槽栅顶部(P型掺杂区9附近)，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
实施例3
如图4所示，本例的结构在实施例1的基础上，仅在槽栅底部旁采用第二漂移区7，所述第二漂移区7位于氧化层6的底部，其下表面与氧化层6的底部相接触；所述第二漂移区7为N--型轻掺杂区，第四漂移区8的掺杂浓度小于第一漂移区3的掺杂浓度。该结构使槽栅底部的电场提高，使雪崩击穿发生在槽栅底部，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代硅。
Claims (7)
1.一种提高雪崩耐量的屏蔽栅VDMOS器件，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)和金属化源极(12)；所述第一导电类型半导体掺杂漂移区(3)中具有氧化层(6)、第二导电类型半导体体区(9)、第二导电类型半导体掺杂接触区(10)和第一导电类型半导体掺杂源区(11)；所述氧化层(6)位于两侧的第二导电类型半导体体区(9)和第一导电类型半导体掺杂源区(11)之间，氧化层(6)的上表面与金属化源极(12)接触；所述第一导电类型半导体掺杂源区(11)位于第二导电类型半导体体区(9)的正上方并与第二导电类型半导体体区(9)接触，第一导电类型半导体掺杂源区(11)的上表面与金属化源极(12)接触；所述第二导电类型半导体掺杂接触区(10)位于第二导电类型半导体体区(9)的正上方并与第二导电类型半导体体区(9)接触，第二导电类型半导体掺杂接触区(10)的上表面与金属化源极(12)接触；所述氧化层(6)中具有控制栅电极(4)和屏蔽栅电极(5)，所述控制栅电极(4)位于屏蔽栅电极(5)的上方，所述控制栅电极(4)上表面的深度小于第一导电类型半导体掺杂源区(11)下表面的结深，控制栅电极(4)下表面的深度大于P型掺杂区(9)下表面的结深；
其特征在于，所述第一导电类型半导体掺杂漂移区(3)中还具有第一导电类型半导体掺杂第二漂移区(7)、第一导电类型半导体掺杂第三漂移区(31)、第一导电类型半导体掺杂第四漂移区(8)；所述第一导电类型半导体掺杂漂移区(3)上表面与氧化层(6)的底部接触；所述第一导电类型半导体掺杂第二漂移区(7)位于氧化层(6)的侧面，其底部与氧化层(6)的底部平齐，其顶部低于屏蔽栅电极(5)的上表面；所述第一导电类型半导体掺杂第四漂移区(8)位于第二导电类型半导体体区(9)正下方并与第二导电类型半导体体区(9)接触；所述第一导电类型半导体掺杂第三漂移区(31)上表面与第一导电类型半导体掺杂第四漂移区(8)接触，下表面与第一导电类型半导体掺杂第二漂移区(7)接触。
2.根据权利要求1所述的一种提高雪崩耐量的屏蔽栅VDMOS器件，其特征在于，所述，第一导电类型半导体掺杂第一漂移区(3)和第一导电类型半导体掺杂第三漂移区(31)的掺杂浓度相同。
3.根据权利要求1所述的一种提高雪崩耐量的屏蔽栅VDMOS器件，其特征在于，第一导电类型半导体掺杂第二漂移区(7)和第一导电类型半导体掺杂第四漂移区(8)的掺杂浓度小于第一导电类型半导体掺杂第一漂移区(3)和第一导电类型半导体掺杂第三漂移区(31)的掺杂浓度。
4.根据权利要求1所述的一种提高雪崩耐量的屏蔽栅VDMOS器件，其特征在于，所述氧化层(6)采用的材料为二氧化硅或者二氧化硅和氮化硅的复合材料。
5.根据权利要求1所述的一种提高雪崩耐量的屏蔽栅VDMOS器件，其特征在于，所述控制栅电极(4)和屏蔽栅电极(5)采用的材料为多晶硅。
6.根据权利要求1所述的一种提高雪崩耐量的屏蔽栅VDMOS器件，其特征在于，可仅在第二导电类型半导体体区(9)下采用第一导电类型半导体掺杂第四漂移区(8)，所述第一导电类型半导体掺杂第四漂移区(8)在第二导电类型半导体体区(9)的正下面，并与第二导电类型半导体体区(9)接触；所述第一导电类型半导体掺杂第四漂移区(8)的掺杂浓度小于第一导电类型半导体掺杂第一漂移区3的掺杂浓度。
7.根据权利要求1所述的一种提高雪崩耐量的屏蔽栅VDMOS器件，其特征在于，可仅在槽栅底部旁采用第一导电类型半导体掺杂第二漂移区(7)，所述第一导电类型半导体掺杂第二漂移区(7)位于氧化层(6)的底部，其下表面与氧化层(6)的底部相接触；所述第一导电类型半导体掺杂第二漂移区(7)的掺杂浓度小于第一导电类型半导体掺杂第一漂移区(3)的掺杂浓度和第一导电类型半导体掺杂第三漂移区(31)的掺杂浓度。
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