CN114725206B - 一种基于低介电常数介质的SiCVDMOSFET器件 - Google Patents

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Abstract

本发明公开了一种基于低介电常数介质的SiCVDMOSFET器件，包括从下到上依次设置的N型衬底、N型外延层、CS层、JFET2区、JFET1区、基于低介电常数介质的台阶栅、多晶硅层、隔离氧化层、金属电极层；本发明通过采用低介电常数介质降低器件的栅漏电容和栅源电容，提升器件的开关速度；同时，利用P+Shielding区的屏蔽作用，降低了器件正向阻断时的介质层内部电场，提高了器件的可靠性，在保证器件栅极可靠与较低比导通电阻的前提下，进一步降低了器件的栅漏电容与栅源电容，使器件的开关频率进一步提高。

Description

一种基于低介电常数介质的SiCVDMOSFET器件
技术领域
本发明涉及功率半导体器件技术领域，具体涉及一种基于低介电常数介质的SiCVDMOSFET器件。
背景技术
宽禁带半导体材料SiC作为第三代半导体中的典型材料，由于其相对于传统Si材料，具有更高的临界击穿电场强度，更高的载流子饱和漂移速率，更高的热导率、更好的抗辐照特性。因此，是大功率、高压、高温和抗辐射电子器件的理想材料。
MOSFET是SiC功率器件中最具潜力的器件。SiC材料由于其优秀的导热和宽禁带特性，可极大地提高VDMOSFET的击穿电压同时保证较小的比导通电阻。对于SiC材料而言，VDMOSFET较UMOSFET器件对材料缺陷的容忍度更高，在现有的SiC晶圆制作水平下，SiC材料的VDMOSFET具有较高的研究价值。
随着电力电子事业的不断发展，功率SiCVDMOSEFT的性能要求越来越高，进一步提高器件开关频率，减小器件开关损耗成为了众多器件设计者的目标。基于这一目标，有学者提出了BG-VDMOSFET(Buffered Gate VDMOSFET)结构，该结构采用一个延伸的P+Shielding区域减小了器件的密勒电容，提升了开关频率，同时降低了器件栅介质层中的最大电场，提升了器件的可靠性。TCOX-VDMOSFET(Thick Central Oxide GateVDMOSFET)结构在BG-VDMOSFET的基础上采用台阶栅极，在几乎相同的比导通电阻下，进一步地降低了器件的密勒电容，提升了器件的开关速度。
发明内容
针对现有技术中的上述不足，本发明提供了一种基于低介电常数介质的SiCVDMOSFET器件，通过低介电常数介质构建台阶栅，形成SiCVDMOSFET器件，从而降低SiCVDMOSFET的栅漏电容和栅源电容，提高SiCVDMOSFET的开关频率；降低栅介质层中的最大电场，提升器件的可靠性。
为了达到上述发明目的，本发明采用的技术方案为：
一种基于低介电常数介质的SiCVDMOSFET器件，包括：
包括从下到上依次设置：外接金属电极层、N型衬底、N型外延层、CS层、JFET2区、JFET1区、基于低介电常数介质的台阶栅、多晶硅层、隔离氧化层、金属电极层；
其中，JFET2区的左右两端对称设置有第一P+Shielding区、第二P+Shielding区，所述第一P+Shielding区远离JFET2区的一端与第一P+接触区的底面和侧面均接触；第二P+Shielding区远离JFET2区的一端与第二P+接触区的底面和侧面均接触；
JFET1区的左右两端对称设置第一P沟道区、第二P沟道区；
第一P沟道区远离JFET1区的一端与第一N+源区的一端接触；第二P沟道区远离JFET1区的一端与第二N+源区的一端接触；第一N+源区的另一端与第一P+接触区的侧面接触；第二N+源区的另一端与第二P+接触区侧面接触；
其中，金属电极层作为SiCVDMOSFET器件的源极；
外接金属电极作为SiCVDMOSFET器件的漏极；
多晶硅层作为SiCVDMOSFET器件的栅极。
优选地，基于低介电常数介质的台阶栅，包括：低介电常数介质层、第一栅氧化层与第二栅氧化层；
其中，第一栅氧化层的下表面分别与JFET1区、第二N+源区、第二P沟道区的上表面接触；
第二栅氧化层的下表面分别与第一N+源区、第一P沟道区、JFET1区的上表面接触；
第一栅氧化层、第二栅氧化层、低介电常数介质层的上表面均与多晶硅层的下表面接触；
低介电常数介质层作为厚栅，第二栅氧化层与第一栅氧化层作为薄栅，第二栅氧化层与第一栅氧化层分别对称设置在低介电常数介质层的左右两侧，构成基于低介电常数介质的台阶栅。
优选地，低介电常数介质厚度为0.5μm，宽度为1μm，相对介电常数范围1～3.9。
优选地，第一P+Shielding区、第二P+Shielding区厚度均为0.5μm，宽度均为3.6μm，掺杂浓度均为2e18cm-3。
优选地，JFET1区的厚度为0.3μm，宽度为1μm，其掺杂浓度为2e17cm-3。
优选地，JFET2区厚度为0.5μm，宽度为0.4μm，掺杂浓度为1e17cm-3。
优选地，CS层厚度为0.2μm，掺杂浓度为6e16cm-3。
优选地，第一P沟道区、第二P沟道区的厚度均为0.3μm，宽度均为0.5μm，掺杂浓度均为1.3e17cm-3。
优选地，栅氧化层(5)厚度为50nm。
以上优选方案具有以下有益效果：
1、P+Shielding区延伸出P沟道区，降低了器件栅漏交叠区域正对面积，从而降低了器件的栅漏电容；
2、P+Shielding区边界处产生电场尖峰使器件的电场重新分布，降低了表面介质层内部电场，提高了器件的可靠性；
3、JFET根据浓度不同区分为JFET1区与JFET2区，采用较高浓度掺杂，降低器件导通压降；
4、栅极采用台阶栅结构，台阶栅的厚栅部分采用低介电常数介质，有助于同时降低器件的栅漏电容和栅源电容，提升开关速度；
5、薄栅部分采用二氧化硅介质，保证器件合适的阈值电压。
本发明具有以下有益效果：
包括从下到上依次设置：N型衬底、N型外延层、CS层、JFET2区、JFET1区、基于低介电常数介质的台阶栅、多晶硅层、隔离氧化层、金属电极层；其中，JFET2区的左右两端对称设置第一P+Shielding区、第二P+Shielding区，第一P+Shielding区的另一端与第一P+接触区的一端接触、第二P+Shielding区的另一端与第二P+接触区一端接触；JFET1区的左右两端对称设置第一P沟道区、第二P沟道区；第一P沟道区的另一端与第一N+源区的一端接触；第二P沟道区的另一端与第二N+源区的一端接触；第一N+源区的另一端与第一P+接触区的一端接触；第二N+源区的另一端与第二P+接触区一端接触；通过采用低介电常数介质降低器件的栅漏电容和栅源电容，提升器件的开关速度；同时，由于P+Shielding区的屏蔽作用，降低了器件正向阻断时的介质层内部电场，提高了器件的可靠性。
附图说明
图1为本发明提供的一种基于低介电常数介质的SiCVDMOSFET器件的系统结构图；
图2为本发明实施例提供的栅源电容随栅源电压的变化示意图；
图3为本发明实施例提供的栅漏电容随栅源电压的变化示意图；
图4为本发明实施例提供的在正向阻断时介质层与SiC材料交接面电场的对比分布图；
图5为本发明实施例提供的击穿电压对比示意图；
图6为本发明实施例提供的栅电荷特性对比示意图；
其中，1：金属电极层；2：隔离氧化层；3：多晶硅层；4：低介电常数介质层；5：第一栅氧化层；6：第一P+接触区；7：第一N+源区；8：第一P沟道区；9：第一P+Shielding区；10：JFET1区；11：JFET2区；12：CS层；13：N型外延层；14：N型衬底；15：第二P+Shielding区；16：第二N+源区；17：第二P沟道区；18：第二P+接触区；19：第二栅氧化层；20：外接金属电极层。
具体实施方式
下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
如图1所示，本发明实施例提供了一种基于低介电常数介质的SiCVDMOSFET器件，包括从下到上依次设置：外接金属电极层20、N型衬底14、N型外延层13、CS层12、JFET2区11、JFET1区10、基于低介电常数介质的台阶栅、多晶硅层3、隔离氧化层2、金属电极层1；
其中，JFET2区11的左右两端对称设置有第一P+Shielding区9、第二P+Shielding区15，第一P+Shielding区9远离JFET2区11的一端与第一P+接触区6的底面和侧面均接触；第二P+Shielding区15远离JFET2区11的一端与第二P+接触区18的底面和侧面均接触；
JFET1区10的左右两端对称设置第一P沟道区8、第二P沟道区17；
第一P沟道区8远离JFET1区10的一端与第一N+源区7的一端接触；第二P沟道区17远离JFET1区10的一端与第二N+源区16的一端接触；第一N+源区7的另一端与第一P+接触区6的侧面接触；第二N+源区16的另一端与第二P+接触区18侧面接触；
其中，金属电极层1作为SiCVDMOSFET器件的源极；
外接金属电极20作为SiCVDMOSFET器件的漏极；
多晶硅层3作为SiCVDMOSFET器件的栅极。
实际中，第一N+源区7、第一P+接触区6、第二N+源区16、第二P+接触区18与金属电极层1形成欧姆接触后，金属电极层1作为SiCVDMOSFET器件的源极；外接金属电极20与N型衬底14形成欧姆接触。
本发明实施例中，P+Shielding区为高掺杂P型屏蔽区；JFET区为结型场效应晶体管区；CS层为电流扩展区。
优选地，基于低介电常数介质的台阶栅，包括：低介电常数介质层4、第一栅氧化层5与第二栅氧化层19；
其中，第一栅氧化层5的下表面分别与JFET1区10、第二N+源区16、第二P沟道区17的上表面接触；
第二栅氧化层19的下表面分别与第一N+源区7、第一P沟道区8、JFET1区10的上表面接触；
第一栅氧化层5、第二栅氧化层19、低介电常数介质层4的上表面均与多晶硅层(3)的下表面接触；
低介电常数介质层4作为厚栅，第二栅氧化层19与第一栅氧化层5作为薄栅，第二栅氧化层19与第一栅氧化层5分别对称设置在低介电常数介质层4的左右两侧，构成基于低介电常数介质的台阶栅。
本实施例中，厚栅采用低介电常数介质，同时降低器件的栅漏电容和栅源电容，提升开关速度；厚栅与薄栅边界处产生电场尖峰，降低了介质层内部的最大电场，提高器件的可靠性。
优选地，低介电常数介质层4深入多晶硅层3内部，其中，低介电常数介质4厚度为0.5μm，宽度为1μm，相对介电常数范围1～3.9。
优选地，第一P+Shielding区9、第二P+Shielding区15厚度均为0.5μm，宽度均为3.6μm，掺杂浓度均为2e18cm-3。
本发明实施例中，第一P+Shielding区9、第二P+Shielding区15均向JFET2区11延伸，降低了器件栅漏交叠区域正对面积，从而降低了器件的栅漏电容。P+Shielding区边界处产生电场尖峰使器件的电场重新分布，降低了表面介质层内部电场，提高了器件的可靠性；设置第一P+Shielding区9、第二P+Shielding区15满足一定参数，即：厚度为0.5μm，宽度为3.6μm，掺杂浓度为2e18cm-3，可保证器件不发生穿通击穿。
优选地，JFET1区10的厚度为0.3μm，宽度为1μm，其掺杂浓度为2e17cm-3。
优选地，JFET2区11厚度为0.5μm，宽度为0.4μm，掺杂浓度为1e17cm-3。
优选地，CS层12厚度为0.2μm，掺杂浓度为6e16cm-3。
优选地，第一P沟道区8、第二P沟道区17的厚度均为0.3μm，宽度均为0.5μm，掺杂浓度均为1.3e17cm-3。
本发明实施例中，设置第一P沟道区8、第二P沟道区17及栅氧化层5的相应规格参数，保证了保证器件阈值电压在合理的范围。
优选地，栅氧化层5厚度为50nm。
本发明实施例中一种基于低介电常数介质的SiCVDMOSFET器件，所用的材料为SiC材料，或其他半导体材料，其中基于低介电常数介质的台阶栅的厚栅部分采用低介电常数介质材料；
如图2所示、图3所示，本发明中提供两种基于低介电常数介质LK的SiCVDMOSFET，相对介电常数分别为：LK(K＝1)和LK(K＝2)，其中，LK为低相对介电常数介质，其相对介电常数K<3.9；与传统Con-VDMOSFET、BG-VDMOSFET、TCOX-VDMOSFET结构相比，全栅源电压范围内，器件栅漏电容和栅源电容大大减小，器件的电容充放开关速度相应提高；传统Con-VDMOSFET、BG-VDMOSFET、TCOX-VDMOSFET结构及本发明提供的所述LK SiCVDMOSFET器件结构在频率为1MHz，漏极从0V逐渐加交流电压至1000V情况下得到的特征栅漏电容及特征栅源电容曲线，其中LK(K＝1)和LK(K＝2)为本发明所述SiCVDMOSFET的电容曲线，阐述不同K值对SiCVDMOSFET的影响，TCOX-VDMOSFET为K＝3.9的SiO2材料作为栅氧层形成的VDMOSFET；从图2可以看出，本实施例的SiCVDMOSFET，采用更低K的材料，栅漏电容将会在全电压范围，栅漏电容减小，同时在1000V时，LK(K＝1)结构栅漏电容仅为0.85pF/cm2，相较于传统结构，栅漏电容极大降低；从图3可以看出，BG-VDMOSFET、TCOX-VDMOSFET虽然栅漏电容相较于传统VDMOSFET能够得到较好都抑制，但对于栅源电容却有较大的影响，而对于本发明所述SiCVDMOSFET能够在栅源电容无较大影响都前提下，使得栅漏电容能够抑制到极小值，使得VDMOSFET的输入电容能够达到较好都抑制。
如图4所示，可知传统Con-VDMOSFET、BG-VDMOSFET、TCOX-VDMOSFET结构及本发明提供的所述LK SiCVDMOSFET(K＝1)在栅极开路下，漏极从0V逐渐加压至器件发生雪崩击穿时的漏极电压电流曲线，从图中可以得知，本发明提供的所述LK SiCVDMOSFET(K＝1)相较于传统VDMOSFET结构器件耐压有略微提升；
如图5所示，根据四种结构在1200V时介质层与SiC材料交接面上A-A’处电场分布情况可知，本发明提供的所述LK SiCVDMOSFET(K＝1)相较于常规结构的最大栅氧电场降低6倍，大大提高栅氧可靠性；
实际中，栅电荷特性曲线是反应器件开关速度的重要特性曲线，一般来说栅电荷特性曲线上平台越短，器件开关速度越开，开通损耗也就越小；如图6所示，在传统Con-VDMOSFET、BG-VDMOSFET、TCOX-VDMOSFET结构及本发明提供的所述LK SiCVDMOSFET(K＝1)四种结构在母线电压为800V，负载电流为5A，栅极电流为1mA的条件下的，本发明提供的所述LK SiCVDMOSFET(K＝1)米勒平台时间最短，栅漏电荷最小，同时栅极达到15V时所需都栅极电荷最小，表明本发明提供的所述LK SiCVDMOSFET能够达到更快的开关速率。
本发明实施例中，提出了一种使用低介电常数介质作为台阶栅厚栅材料的SiCVDMOSFET，在保证器件栅极可靠性和较低比导通电阻的前提下，进一步地了降低了器件的栅漏电容(即密勒电容)和栅源电容，器件的开关频率得到了进一步提高。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (8)

1.一种基于低介电常数介质的SiC VDMOSFET器件，其特征在于，包括从下到上依次设置：外接金属电极层(20)、N型衬底(14)、N型外延层(13)、CS层(12)、JFET2区(11)、JFET1区(10)、基于低介电常数介质的台阶栅、多晶硅层(3)、隔离氧化层(2)、金属电极层(1)；
其中，JFET2区(11)的左右两端对称设置有第一P+Shielding区(9)、第二P+Shielding区(15)，所述第一P+Shielding区(9)远离JFET2区(11)的一端与第一P+接触区(6)的底面和侧面均接触；第二P+Shielding区(15)远离JFET2区(11)的一端与第二P+接触区(18)的底面和侧面均接触；
JFET1区(10)的左右两端对称设置第一P沟道区(8)、第二P沟道区(17)；
第一P沟道区(8)远离JFET1区(10)的一端与第一N+源区(7)的一端接触；第二P沟道区(17)远离JFET1区(10)的一端与第二N+源区(16)的一端接触；第一N+源区(7)的另一端与第一P+接触区(6)的侧面接触；第二N+源区(16)的另一端与第二P+接触区(18)侧面接触；
其中，金属电极层(1)作为SiC VDMOSFET器件的源极；
外接金属电极层(20)作为SiC VDMOSFET器件的漏极；
多晶硅层(3)作为SiC VDMOSFET器件的栅极；基于低介电常数介质的台阶栅，包括：低介电常数介质层(4)、第一栅氧化层(5)与第二栅氧化层(19)；
其中，第一栅氧化层(5)的下表面分别与JFET1区(10)、第二N+源区(16)、第二P沟道区(17)的上表面接触；
第二栅氧化层(19)的下表面分别与第一N+源区(7)、第一P沟道区(8)、JFET1区(10)的上表面接触；
第一栅氧化层(5)、第二栅氧化层(19)、低介电常数介质层(4)的上表面均与多晶硅层(3)的下表面接触；
低介电常数介质层(4)作为厚栅，第二栅氧化层(19)与第一栅氧化层(5)作为薄栅，第二栅氧化层(19)与第一栅氧化层(5)对称设置在低介电常数介质层(4)的左右两侧，构成基于低介电常数介质的台阶栅。
2.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，低介电常数介质层(4)深入多晶硅层(3)内部，其中，低介电常数介质层(4)厚度为0.5μm，宽度为1μm，相对介电常数范围1～3.9。
3.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，第一P+Shielding区(9)、第二P+Shielding区(15)厚度均为0.5μm，宽度均为3.6μm，掺杂浓度均为2e18cm-3。
4.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，JFET1区(10)的厚度为0.3μm，宽度为1μm，其掺杂浓度为2e17cm-3。
5.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，JFET2区(11)厚度为0.5μm，宽度为0.4μm，掺杂浓度为1e17cm-3。
6.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，CS层(12)厚度为0.2μm，掺杂浓度为6e16cm-3。
7.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，
第一P沟道区(8)、第二P沟道区(17)的厚度均为0.3μm，宽度均为0.5μm，掺杂浓度均为1.3e17cm-3。
8.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，第一栅氧化层(5)厚度为50nm。
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