CN103474463B - 具有厚底部绝缘物中的感应净电荷区的mosfet - Google Patents

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Abstract

一种半导体功率器件包括一个厚底部绝缘物，形成在半导体外延区的沟槽底部。一个导电栅极电极形成在底部绝缘物上方的沟槽中。栅极电极通过底部绝缘物和栅极绝缘物，与外延区电绝缘。在底部绝缘物和外延半导体区之间的交界面附近，专门将电荷引入到厚底部绝缘物中。

Description

具有厚底部绝缘物中的感应净电荷区的MOSFET
技术领域
本发明主要涉及半导体功率场效应晶体管器件，尤其是具有优良的漏源导通电阻的厚底部氧化物（TBO）MOSFET器件。
背景技术
基于各种原因，配置和制备高压半导体功率器件的传统技术在进一步提高器件性能方面，仍然遇到许多困难和局限。在垂直半导体功率器件中，在漏源电阻（即导通电阻，通常用RdsA（即Rds×单位面积）作为性能属性）和功率器件可承受的击穿电压之间存在一个取舍。为了降低RdsA，外延层要具有较高的掺杂浓度。然而重掺杂的外延层也会降低半导体功率器件可以承受的击穿电压。
为了解决上述性能取舍所带来的困难与局限，已经研发了多种器件结构。图1A表示P-通道沟槽金属-氧化物-半导体场效应晶体管（MOSFET）100类型的传统的功率晶体管。MOSFET 100形成在P-型半导体衬底101中，作为MOSFET 100的漏极。P-型外延区102（也称为漂流区）形成在衬底101的上部。N-型本体区106形成在漂流区102上面或之内，构成MOSFET100的本体。沟槽107形成在本体区106中和漂流/外延区102中。绝缘栅结构形成在沟槽107中，底部在漂流区中，相对的侧壁在漂流区附近延伸，用于调制通道和漂流区的导电性，响应开启栅极偏压的应用。绝缘栅结构含有一个导电栅极电极104，在沟槽107和电介质材料109中，也称为栅极氧化物（Gox），内衬通道和漂流区附近的沟槽侧壁。栅极电极104与周围区域绝缘，P+源极区108形成在本体区106的顶层中。然而，为了获得高击穿电压，漂流区掺杂浓度必须足够低，这会使得n-型本体层106和p-型衬底102之间的p-n结处的电阻很高，从而使形成的器件RdsA很高。
为了降低RdsA，并且提高击穿电压VBD，屏蔽栅沟槽（SGT）MOSFET因其具有许多优良的性能，所以在一些应用中，比传统的沟槽MOSFET更加受欢迎。图1B表示p-通道SGTMOSFET 150的剖面，该MOSFET 150含有p-型衬底101（例如硅），作为漏极，p-型外延或漂流区102以及n-型本体区106，它们与图1A中相应的特征具有类似的结构。沟槽157形成在本体区106和漂流/外延区102中，并且延伸到外延区102底部。屏蔽电极152通常由多晶硅（也称为多晶硅1）构成，屏蔽电极152沉积在沟槽157中，通过电介质材料160（也称为衬里氧化物（衬里OX））与周围区域绝缘。栅极电极154（由多晶硅制成时，通常称为多晶硅2）沉积在沟槽157中，屏蔽电极152的上方。通过薄电介质材料159（也称为栅极氧化物（Gox）），栅极电极154与周围区域绝缘。P+源极区108形成在本体区106顶部。当栅极电极154上加载正向电压时，MOSFET器件150导通，导电通道沿沟槽157的侧壁，垂直形成在源极108和漂流/外延区102之间的本体区106中。
屏蔽栅极沟槽MOSFET具有低导通电阻RdsA，高晶体管击穿电压。对于传统的沟槽MOSFET，在一个通道中放置多个沟槽，不仅降低了导通电阻，也提高了整体的栅漏电容。引入屏蔽栅沟槽MOSFET结构，使栅极和漂流区（漏极）中的导电区绝缘，修正了该问题。屏蔽栅沟槽MOSFET结构还使得漂流区中的掺杂浓度较高，有利于器件的击穿电压，从而在BV和RdsA之间做出了较好的取舍。
虽然SGT具有一定优势，但是SGT MOSFET器件的制备过程需要用到双重多晶硅工艺，比较复杂，其中回刻屏蔽电极或多晶硅1的过程很难控制。此外，结合多晶硅1也需要用到一个额外的掩膜。而且SGT MOSFET结构在屏蔽电极和栅极电极之间形成电绝缘方面还面临着许多挑战。
正是在这一前提下，提出了本发明所述的实施例。
发明内容
本发明改良了一种作为厚底部氧化物（TBO）结构的MOSFET结构，不仅具有屏蔽栅晶体管（SGT）的优点，同时还避免了制备这种器件时的各种困难。
为了达到上述目的，本发明通过以下技术方案实现：
一种半导体功率器件，包括：一个具有第一导电类型掺杂物的半导体衬底；
一个形成在衬底上用第一导电类型掺杂物掺杂的外延半导体区，外延半导体区的掺杂浓度低于衬底的掺杂浓度；
一个形成在外延半导体区中的沟槽；
一个形成在沟槽附近的外延半导体区中的本体区，其特征在于，所述本体区掺杂第二导电类型的掺杂物，第二导电类型与第一导电类型相反；
一个第一导电类型的源极区，其形成在沟槽附近，使本体区位于源极区和外延区之间，其中所述源极区的掺杂浓度高于外延半导体区的掺杂浓度；
一个形成在沟槽底部的厚底部绝缘物；
一个导电栅极电极，其形成在厚底部绝缘物上方的沟槽中，其中栅极电极通过厚底部绝缘物，与沟槽底部绝缘，并且通过栅极绝缘物，与沟槽侧壁绝缘；以及
一个第一导电类型的感应净电荷区域，其在厚底部绝缘物和外延半导体区之间的交界面附近的厚底部绝缘物中。
所述外延半导体区的掺杂浓度是传统的（非屏蔽的）MOSFET器件中外延半导体区掺杂浓度的2至3倍。
所述的第一导电类型为P-型。
所述的感应净电荷区域是由外延区的电子照射产生的。
所述的感应净电荷在厚底部绝缘物和外延半导体区之间的交界面处聚集浓度最大。
所述的栅极电极和沟槽底部之间的厚底部绝缘物的厚度约为2微米至5微米。
所述的感应净电荷区聚集在栅极电极和沟槽底部之间的外延半导体区中，沟槽底部在厚底部绝缘物和外延半导体区之间的交界面附近。
所述的厚底部绝缘物含有氧化物。
所述的栅极绝缘物含有氧化物。
一种用于制备半导体功率器件的方法，包括：
在衬底上制备一个外延半导体区，并用第一导电类型的掺杂物掺杂，
外延半导体区中第一类型掺杂物的掺杂浓度低于衬底；
在外延半导体区中制备一个沟槽；
在沟槽附近的外延半导体区中，制备一个本体区，
其特点是，所述的本体区掺杂第二导电类型的掺杂物，第二导电类型与第一导电类型相反；
在沟槽附近，制备第一导电类型的源极区，使本体区位于源极区和外延区之间，其中所述源极区的掺杂浓度大于外延半导体区的掺杂浓度；
在沟槽的底部制备厚底部绝缘物；
在厚底部绝缘物上方的沟槽中，制备一个导电栅极电极，其中所述的栅极电极通过厚底部绝缘物，与沟槽底部电绝缘，通过栅极绝缘物，与沟槽侧壁电绝缘；并且
在厚底部绝缘物和外延半导体区之间的交界面附近，在厚底部绝缘物中，专门引入一个第一导电类型的净电荷区域。
所述外延半导体区的掺杂浓度是传统的（非屏蔽的）MOSFET器件中外延半导体区的掺杂浓度的2至3倍。
所述的第一导电类型为P-型。
专门引入的所述净电荷区域包括，通过在外延半导体区中引入缺陷的方式，进行外延区的电子照射。
还包括外延半导体区退火，以便部分恢复外延区中的电子照射感应缺陷，但在厚底部绝缘物和外延层中的氧化物的交界面处没有完全恢复，因此照射感应正电荷仍然留在交界面处，将电荷吸引到交界处。
退火是在250℃至450℃之间进行。
退火是在300℃至400℃之间进行。
电子照射引起的缺陷主要聚集在厚底部绝缘物和外延半导体区之间的交界面。
电子照射引起的缺陷聚集在栅极电极和沟槽底部之间的外延半导体区中。
所述的栅极电极和沟槽底部之间的厚底部绝缘物的厚度约为2微米至5微米。
附图说明
图1A表示一种传统的沟槽MOSFET的剖面示意图。
图1B表示一种传统的屏蔽栅沟槽（SGT）MOSFET的剖面示意图。
图2A表示一种传统的厚底部氧化物（TBO）MOSFET的剖面示意图。
图2B表示依据本发明的一个较佳实施例，一种将电子辐射用于电荷平衡的厚底部氧化物（TBO）MOSFET的剖面示意图。
图3A-3C分别表示本发明所述的传统的沟槽MOSFET、传统的SGT MOSFET以及TBOMOSFET的击穿电压曲线。
具体实施方式
以下详细说明并参照附图，用于解释说明本发明的典型实施例。在这种情况下，参照图中所示的方向，使用方向术语，例如“顶部”、“底部”、“正面”、“背面”、“前面”、“后面”等。由于本发明的实施例可以置于不同的方向上，因此所述的方向术语用于解释说明，并不作为局限。应明确为也可以使用其他实施例，结构或逻辑上的调整不能偏离本发明的范围。因此，以下详细说明并不作为局限，本发明的范围应由所附的权利要求书限定。
引言
在本发明的实施例中，改良了一种作为厚底部氧化物（TBO）结构的MOSFET结构，不仅具有屏蔽栅晶体管（SGT）的优点，同时还避免了制备这种器件时的各种困难。
图2A表示一种传统的P-通道厚底部氧化物（TBO）沟槽MOSFET 200的剖面图，该MOSFET 200在沟槽栅极中具有厚底部氧化物，改善了电场形状，比如图1A所示的传统沟槽MOSFET具有更高的击穿电压。TBO沟槽MOSFET 200的结构与沟槽MOSFET 100的结构相类似，沟槽MOSFET 100含有一个P-型半导体衬底101，作为MOSFET 200的漏极，p-型外延/漂流区102形成在衬底101上，n-型本体区106形成在漂流区102中，P+源极区108形成在本体区106的顶部。
沟槽207形成在本体区106中，延伸到漂流/外延区102的底部。沟槽207的底部在漂流区中，相对的侧壁在漂流区周围延伸。绝缘栅结构形成在沟槽207中。栅极结构包括导电栅极204和厚绝缘材料区206（例如厚底部氧化物），在沟槽的底部，薄电介质材料层209（例如栅极氧化物Gox），衬里通道和漂流区周围的沟槽侧壁。
通过薄电介质材料209，栅极电极204与外延半导体区102的周围部分绝缘。与传统的MOSFET 100不同，栅极电极204下方的电介质材料206（有时称为底部氧化物）较厚，例如约为0.05微米至1.0微米。与之相反，栅极氧化物厚度约为100-1000 Å。沟槽栅极中相对很厚的底部氧化物206减弱了栅漏耦合，从而减少了栅漏电荷Qgd。
实施例
依据本发明的一个实施例，在TBO MOSFET中的漂流/外延区102可以掺杂很高的掺杂浓度，以降低RdsA，同时通过RESURF（弱表面场）效应保持很高的击穿电压。根据器件的耐压级别，一般来说，其掺杂浓度大约是传统（非屏蔽的）MOSFET 的掺杂浓度的二至五倍。
SGT中的屏蔽电极，如图1B所示，是通过复杂的双重多晶硅工艺配置RESURF效应的传统方式。在本发明的实施例中，与之相反，新型工艺表示利用较简便的单个多晶硅工艺，实现相同的RESURF效应。通过如图2B所示的这种技术，可以制备器件结构250的一个示例。与传统的TBO沟槽MOSFET 200不同，栅极电极204下方的电介质材料206较厚，约为2微米至5微米。利用电子照射以及器件高温退火，在电介质-半导体交界面210（例如氧化物-硅交界面）附近的电介质材料206中，感应净正电荷205的区域。该工艺可以用于晶圆制备，在所有其他工艺完成之后，或在晶圆制备中的背面研磨及金属化之前。电子照射会在半导体-电介质交界面产生空穴-电子对。电子从电介质材料溢出，在电介质-半导体交界面处留下空穴。选取电子照射的能量和剂量，在交界面210处产生合适的空穴（即正电荷）密度。作为示例，电子能量的范围约为1兆电子伏至30兆电子伏左右，较适宜的范围是在3兆电子伏至10兆电子伏之间。电子剂量取决于电介质206的厚度，以及区域207的半导体掺杂浓度。一般来说，半导体（例如外延硅）的掺杂越重，所需的电子剂量越高。总剂量的普遍范围在1Mrad至10Mrad之间。
电子照射在交界面处产生的正电荷，耗尽了沟槽207附近的那部分外延区102中的掺杂，使重掺杂外延区102承受了较高的击穿电压，同时保持很低的RdsA。
要注意的是，电子照射通常用在半导体处理中，以抑制载流子寿命。然而，目前已知的电子照射已经不用于以实现RESURF效应的那种方式，在TBO MOSFET的半导体电介质交界面处专门产生感应电荷。
制备图2B所示类型的P-型TBO沟槽MOSFET的工艺，除了增加如上所述的电子照射过程用于电荷平衡和阈值电压调节之外，其他都与传统的TBO沟槽MOSFET的制备工艺类似。电子照射之后，切割或封装之前，在250℃至450℃（最好是在300℃至400℃）之间，对晶圆退火，以恢复外延区102中的电子照射感应缺陷，但在TBO和外延层中的氧化物的交界面210处没有完全恢复，因此照射感应正电荷仍然留在交界面处。因此，可以实现器件RESURF效应，同时避免引起器件性能失真（例如很高的IDSS泄露等）的缺陷。
模拟
将类似图1A所示的60V传统的沟槽MOSFET器件结构，类似图1B所示的60V SGTMOSFET，以及60V TBO沟槽MOSFET，与类似图2A-2B的交界面处的电子照射感应电荷作比较，进行模拟。表1表示每种器件的详细结构。
表1
表2表示器件性能的对比。
表2
在表2中，BV是指击穿电压，Vth是指当漏源电流IDS=-250微安时，能够导通器件通道的阈值电压，是在功率MOSFET测量Vth时的标准情况下。
如表2所示，对于相同的BV来说，带有电子照射的TBO沟槽MOSFET的RdsA与SGTMOSFET的RdsA大致相等，比传统的沟槽MOSFET的RdsA小40%左右。这些结果表示依据本发明实施例的TBO MOSFET有潜力可以和SGT MOSFET的器件性能相媲美，而且结构更加简单。
图3A-3C所示曲线分别表示对于传统沟槽MOSFET、SGT MOSFET以及带有电子照射的TBO沟槽MOSFET，外延层中的电场幅值以及净掺杂浓度作为深度的函数。可以通过计算代表电场幅值的实线下的面积算出各种器件的击穿电压。虚线表示外延层深度周围的净掺杂浓度。如图所示，SGT MOSFET（图3B）和带有电子照射的TBO沟槽MOSFET（图3C）的外延层掺杂浓度，大约是传统沟槽MOSFET（图3A）的掺杂浓度的2倍，但是SGT MOSFET（图3B）和带有电子照射的TBO沟槽MOSFET的击穿电压（即电场线下方的阴影面积），等于传统沟槽MOSFET（图3A）的击穿电压。
因此，电子照射技术在改善功率MOSFET的击穿电压和RdsA取舍方面行之有效，并且提高了RDS*Crss品质因数（FOM）。
尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在特定的权利要求前使用“意思是”明确限定，否则所附的权利要求书不应认为是意思加功能的局限。任何没有用“意思是”明确指出限定功能的项目，不应认为是35 USC § 112,¶ 6中所述条款的“意思”或“步骤”。

Claims (15)

1.一种半导体功率器件，包括：一个具有第一导电类型掺杂物的半导体衬底；
一个形成在衬底上用第一导电类型掺杂物掺杂的外延半导体区，外延半导体区的掺杂浓度低于衬底的掺杂浓度；
一个形成在外延半导体区中的沟槽；
一个形成在沟槽附近的外延半导体区中的本体区，其特征在于，所述本体区掺杂第二导电类型的掺杂物，第二导电类型与第一导电类型相反；
一个第一导电类型的源极区，其形成在沟槽两侧，使本体区位于源极区和外延区之间，其中所述源极区的掺杂浓度高于外延半导体区的掺杂浓度；
一个形成在沟槽底部的厚底部绝缘物；
一个导电栅极电极，其形成在厚底部绝缘物上方的沟槽中，其中栅极电极通过厚底部绝缘物，与沟槽底部绝缘，并且通过栅极绝缘物，与沟槽侧壁绝缘；以及
一个第一导电类型的感应净电荷区域，其在厚底部绝缘物和外延半导体区之间的交界面处的厚底部绝缘物中；所述的第一导电类型为P-型；所述的感应净电荷区域是由外延区的电子照射产生的。
2.如权利要求1所述的半导体功率器件，其特征在于，所述外延半导体区的掺杂浓度是非屏蔽的MOSFET器件中外延半导体区掺杂浓度的2至3倍。
3.如权利要求1所述的半导体功率器件，其特征在于，所述的感应净电荷在厚底部绝缘物和外延半导体区之间的交界面处聚集浓度最大。
4.如权利要求1所述的半导体功率器件，其特征在于，所述的栅极电极和沟槽底部之间的厚底部绝缘物的厚度为2微米至5微米。
5.如权利要求4所述的半导体功率器件，其特征在于，所述的感应净电荷区聚集在厚底部绝缘物以及外延层中的氧化物交界处。
6.如权利要求1所述的半导体功率器件，其特征在于，所述的厚底部绝缘物含有氧化物。
7.如权利要求1所述的半导体功率器件，其特征在于，所述的栅极绝缘物含有氧化物。
8.一种用于制备半导体功率器件的方法，包括：
在衬底上制备一个外延半导体区，并用第一导电类型的掺杂物掺杂，
外延半导体区中第一类型掺杂物的掺杂浓度低于衬底；
在外延半导体区中制备一个沟槽；
在沟槽附近的外延半导体区中，制备一个本体区，
其特征在于，所述的本体区掺杂第二导电类型的掺杂物，第二导电类型与第一导电类型相反；
在沟槽两侧，制备第一导电类型的源极区，使本体区位于源极区和外延区之间，其中所述源极区的掺杂浓度大于外延半导体区的掺杂浓度；
在沟槽的底部制备厚底部绝缘物；
在厚底部绝缘物上方的沟槽中，制
备一个导电栅极电极，其中所述的栅极电极通过厚底部绝缘物，与沟槽底部电绝缘，通过栅极绝缘物，与沟槽侧壁电绝缘；并且
在厚底部绝缘物和外延半导体区之间的交界面处，在厚底部绝缘物中，专门引入一个第一导电类型的净电荷区域；所述的第一导电类型为P-型；专门引入的所述净电荷区域包括，通过在外延半导体区中引入缺陷的方式，进行外延区的电子照射。
9.如权利要求8所述的用于制备半导体功率器件的方法，其特征在于，所述外延半导体区的掺杂浓度是非屏蔽的MOSFET器件中外延半导体区的掺杂浓度的2至3倍。
10.如权利要求8所述的用于制备半导体功率器件的方法，其特征在于，还包括外延半导体区退火，以便部分恢复外延区中的电子照射感应缺陷，但在厚底部绝缘物和外延层中的氧化物的交界面处没有完全恢复，因此照射感应正电荷仍然留在交界面处，将电荷吸引到交界处。
11.如权利要求10所述的用于制备半导体功率器件的方法，其特征在于，退火是在250℃至450℃之间进行。
12.如权利要求11所述的用于制备半导体功率器件的方法，其特征在于，退火是在300℃至400℃之间进行。
13.如权利要求8所述的用于制备半导体功率器件的方法，其特征在于，电子照射引起的缺陷主要聚集在厚底部绝缘物和外延半导体区之间的交界面。
14.如权利要求8所述的用于制备半导体功率器件的方法，其特征在于，电子照射引起的缺陷聚集在厚底部绝缘物以及外延层中的氧化物交界处。
15.如权利要求8所述的用于制备半导体功率器件的方法，其特征在于，所述的栅极电极和沟槽底部之间的厚底部绝缘物的厚度为2微米至5微米。
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