TWI496293B - 半導體功率元件及用於製備半導體功率元件之方法 - Google Patents
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Description
本發明主要關於半導體功率場效電晶體元件，尤其是關於具有優良的汲源導通電阻的厚底部氧化物(Thick Bottom Oxide,TBO)半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)元件。
基於各種原因，配置和製備高壓半導體功率元件的傳統技術在進一步提高元件性能方面，仍然遇到許多困難和侷限。在垂直半導體功率元件中，在汲源電阻(即導通電阻，通常用RdsA(即Rds×單位面積)作為性能屬性)和功率元件可承受的擊穿電壓之間存在一個取捨。為了降低RdsA，外延層要具有較高的摻雜濃度。然而重摻雜的外延層也會降低半導體功率元件可以承受的擊穿電壓。
為了解決上述性能取捨所帶來的困難與侷限，已經研發了多種元件結構。第1A圖表示P-通道溝槽金屬-氧化物-半導體場效電晶體(MOSFET)100類型的傳統的功率電晶體。MOSFET 100形成在P-型半導體基材101中，作為MOSFET 100的汲極。P-型外延區102(也稱為漂流區)形成在基材101的上部。N-型本體區106形成在漂流區102上面或之內，構成MOSFET 100的本體。溝槽107形成在本體區106中和漂流
區或外延區102中。絕緣閘結構形成在溝槽107中，底部在漂流區中，相對的側壁在漂流區附近延伸，用於調製通道和漂流區的導電性，響應開啟閘極偏壓的應用。絕緣閘結構含有一個導電閘極電極104，在溝槽107和電介質材料109中，也稱為閘極氧化物(Gate Oxide,Gox)，內襯通道和漂流區附近的溝槽側壁。閘極電極104與周圍區域絕緣，P+源極區108形成在本體區106的頂層中。然而，為了獲得高擊穿電壓，漂流區摻雜濃度必須足夠低，這會使得n-型本體層106和p-型基材102之間的p-n接面處的電阻很高，從而使形成的元件RdsA很高。
為了降低RdsA，並且提高擊穿電壓VBD，屏蔽閘溝槽(Shielding Grid Slot,SGT)MOSFET因其具有許多優良的性能，所以在一些應用中，比傳統的溝槽MOSFET更加受歡迎。第1B圖表示p-通道SGT MOSFET 150的剖面，該MOSFET 150含有p-型基材101(例如矽)，作為汲極，p-型外延或漂流區102以及n-型本體區106，它們與第1A圖中相應的特徵具有類似的結構。溝槽157形成在本體區106和漂流區或外延區102中，並且延伸到外延區102底部。屏蔽電極152通常由多晶矽(也稱為多晶矽一)構成，屏蔽電極152沉積在溝槽157中，藉由電介質材料160(也稱為襯裏氧化物(襯裏OX))與周圍區域絕緣。閘極電極154(由多晶矽製成時，通常稱為多晶矽二)沉積在溝槽157中，屏蔽電極152的上方。藉由薄電介質材料159(也稱為閘極氧化物(Gox))，閘極電極154與周圍區域絕緣。P+源極區108形成在本體區106頂部。當閘極電極154上加載正向電壓時，MOSFET元件150導通，導電通道沿溝槽157的側壁，垂直形成在源極108和漂流區或外延區102之間的本體區106中。
屏蔽閘極溝槽MOSFET具有低導通電阻RdsA，高電晶體擊穿電壓。對於傳統的溝槽MOSFET，在一個通道中放置多個溝槽，不僅降低了導通電阻，也提高了整體的閘汲電容。引入屏蔽閘溝槽MOSFET
結構，使閘極和漂流區(汲極)中的導電區絕緣，修正了該問題。屏蔽閘溝槽MOSFET結構還使得漂流區中的摻雜濃度較高，有利於元件的擊穿電壓，從而在BV和RdsA之間做出了較好的取捨。
雖然SGT具有一定優勢，但是SGT MOSFET元件的製備過程需要用到雙重多晶矽技術，比較複雜，其中回刻屏蔽電極或多晶矽一的過程很難控制。此外，結合多晶矽一也需要用到一個額外的遮罩。而且SGT MOSFET結構在屏蔽電極和閘極電極之間形成電絕緣方面還面臨著許多挑戰。
正是在這一前提下，提出了本發明所述的實施例。
本發明改良了一種作為厚底部氧化物(TBO)結構的MOSFET結構，不僅具有屏蔽閘電晶體(SGT)的優點，同時還避免了製備這種元件時的各種困難。
為了達到上述目的，本發明藉由以下技術手段實現：一種半導體功率元件，包括：一具有第一導電類型摻雜物的半導體基材；形成在基材上用第一導電類型摻雜物摻雜的外延半導體區，外延半導體區的摻雜濃度低於基材的摻雜濃度；形成在外延半導體區中的溝槽；形成在溝槽附近的外延半導體區中的本體區，其中，本體區摻雜第二導電類型的摻雜物，第二導電類型與第一導電類型相反；
一第一導電類型的源極區，其形成在溝槽附近，使本體區位於源極區和外延區之間，其中源極區的摻雜濃度高於外延半導體區的摻雜濃度；形成在溝槽底部的厚底部絕緣物；導電閘極電極，其形成在厚底部絕緣物上方的溝槽中，其中閘極電極藉由厚底部絕緣物，與溝槽底部絕緣，並且藉由閘極絕緣物，與溝槽側壁絕緣；以及第一導電類型的感應淨電荷區域，其在厚底部絕緣物和外延半導體區之間的交界面附近的厚底部絕緣物中。
外延半導體區的摻雜濃度是傳統的(非屏蔽的)MOSFET元件中外延半導體區摻雜濃度的2至3倍。
第一導電類型為P-型。
感應淨電荷區域是由外延區的電子照射產生的。
感應淨電荷在厚底部絕緣物和外延半導體區之間的交界面處聚集濃度最大。
閘極電極和溝槽底部之間的厚底部絕緣物的厚度約為2微米至5微米。
感應淨電荷區聚集在閘極電極和溝槽底部之間的外延半導體區中，溝槽底部在厚底部絕緣物和外延半導體區之間的交界面附近。
厚底部絕緣物含有氧化物。
閘極絕緣物含有氧化物。
一種用於製備半導體功率元件之方法，包括：
在基材上製備外延半導體區，並用第一導電類型的摻雜物摻雜；外延半導體區中第一類型摻雜物的摻雜濃度低於基材；在外延半導體區中製備溝槽；在溝槽附近的外延半導體區中，製備本體區；其中，本體區摻雜第二導電類型的摻雜物，第二導電類型與第一導電類型相反；在溝槽附近，製備第一導電類型的源極區，使本體區位於源極區和外延區之間，其中源極區的摻雜濃度大於外延半導體區的摻雜濃度；在溝槽的底部製備厚底部絕緣物；在厚底部絕緣物上方的溝槽中，製備導電閘極電極，其中閘極電極藉由厚底部絕緣物，與溝槽底部電絕緣，藉由閘極絕緣物，與溝槽側壁電絕緣；以及在厚底部絕緣物和外延半導體區之間的交界面附近，在厚底部絕緣物中，專門引入第一導電類型的淨電荷區域。
外延半導體區的摻雜濃度是傳統的(非屏蔽的)MOSFET元件中外延半導體區的摻雜濃度的2至3倍。
第一導電類型為P-型。
專門引入的淨電荷區域包括，藉由在外延半導體區中引入缺陷的方式，進行外延區的電子照射。
該方法，更包括外延半導體區退火，以便部分恢復外延區中
的電子照射感應缺陷，但在厚底部絕緣物和外延層中的氧化物的交界面處沒有完全恢復，因此照射感應正電荷仍然留在交界面處，將電荷吸引到交界處。
退火是在250℃至450℃之間進行。
退火是在300℃至400℃之間進行。
電子照射引起的缺陷主要聚集在厚底部絕緣物和外延半導體區之間的交界面。
電子照射引起的缺陷聚集在閘極電極和溝槽底部之間的外延半導體區中。
閘極電極和溝槽底部之間的厚底部絕緣物的厚度約為2微米至5微米。
100‧‧‧MOSFET
101‧‧‧P-型半導體基材
102‧‧‧P-型外延區
104‧‧‧導電閘極電極
106‧‧‧N-型本體區
107‧‧‧溝槽
108‧‧‧P+源極區
109‧‧‧電介質材料
150‧‧‧MOSFET
152‧‧‧屏蔽電極
154‧‧‧閘極電極
157‧‧‧溝槽
159‧‧‧薄電介質材料
160‧‧‧電介質材料
200‧‧‧MOSFET
204‧‧‧導電閘極
205‧‧‧感應淨正電荷
206‧‧‧厚絕緣材料區
207‧‧‧溝槽
209‧‧‧薄電介質材料層
210‧‧‧交界面
250‧‧‧元件結構
第1A圖表示一種傳統的溝槽MOSFET之剖面示意圖。
第1B圖表示一種傳統的屏蔽閘溝槽(SGT)MOSFET之剖面示意圖。
第2A圖表示一種傳統的厚底部氧化物(TBO)MOSFET之剖面示意圖。
第2B圖表示依據本發明的一個較佳實施例，一種將電子輻射用於電荷平衡的厚底部氧化物(TBO)MOSFET之剖面示意圖。
第3A至3C圖分別表示本發明之傳統的溝槽MOSFET、傳統的SGT MOSFET以及TBO MOSFET之擊穿電壓曲線。
以下詳細說明並參照附圖，用於解釋說明本發明的典型實施例。在這種情況下，參照圖中所示的方向，使用方向術語，例如「頂部」、「底部」、「正面」、「背面」、「前面」、「後面」等。由於本發明的實施例可以置於不同的方向上，因此所述的方向術語用於解釋說明，並不作為侷限。應明確為也可以使用其他實施例，結構或邏輯上的調整不能偏離本發明的範圍。因此，以下詳細說明並不作為侷限，本發明的範圍應由所附的申請專利範圍限定。
引言
在本發明的實施例中，改良了一種作為厚底部氧化物(TBO)結構的MOSFET結構，不僅具有屏蔽閘電晶體(SGT)的優點，同時還避免了製備這種元件時的各種困難。
第2A圖表示一種傳統的P-通道厚底部氧化物(TBO)溝槽MOSFET 200之剖面圖，該MOSFET 200在溝槽閘極中具有厚底部氧化物，改善了電場形狀，比如第1A圖所示的傳統溝槽MOSFET具有更高的擊穿電壓。TBO溝槽MOSFET 200的結構與溝槽MOSFET 100的結構相類似，溝槽MOSFET 100含有一個P-型半導體基材101，作為MOSFET 200的汲極，p-型外延區或漂流區102形成在基材101上，n-型本體區106形成在漂流區102中，P+源極區108形成在本體區106的頂部。
溝槽207形成在本體區106中，延伸到漂流區或外延區102的底部。溝槽207的底部在漂流區中，相對的側壁在漂流區周圍延伸。絕緣閘結構形成在溝槽207中。閘極結構包括導電閘極204和厚絕緣材料區206(例如厚底部氧化物)，在溝槽的底部，薄電介質材料層209(例如
閘極氧化物Gox)，襯裏通道和漂流區周圍的溝槽側壁。
藉由薄電介質材料209，閘極電極204與外延半導體區102的周圍部分絕緣。與傳統的MOSFET 100不同，閘極電極204下方的電介質材料206(有時稱為底部氧化物)較厚，例如約為0.05微米至1.0微米。與之相反，閘極氧化物厚度約為100-1000Å。溝槽閘極中相對很厚的底部氧化物206減弱了閘汲耦合，從而減少了閘汲電荷Qgd。
實施例
依據本發明的一個實施例，在TBO MOSFET中的漂流區或外延區102可以摻雜很高的摻雜濃度，以降低RdsA，同時藉由降低表面電場(Reduced SURface Field,RESURF)效應保持很高的擊穿電壓。根據元件的耐壓級別，一般來說，其摻雜濃度大約是傳統(非屏蔽的)MOSFET的摻雜濃度的二至五倍。
SGT中的屏蔽電極，如第1B圖所示，是藉由複雜的雙重多晶矽技術配置RESURF效應的傳統方式。在本發明的實施例中，與之相反，新型技術表示利用較簡便的單個多晶矽技術，實現相同的RESURF效應。藉由如第2B圖所示的這種技術，可以製備元件結構250的一個示例。與傳統的TBO溝槽MOSFET 200不同，閘極電極204下方的電介質材料206較厚，約為2微米至5微米。利用電子照射以及元件高溫退火，在電介質-半導體交界面210(例如氧化物-矽交界面)附近的電介質材料206中，感應淨正電荷205的區域。該技術可以用於晶圓製備，在所有其他技術完成之後，或在晶圓製備中的背面研磨及金屬化之前。電子照射會在半導體-電介質交界面產生空穴-電子對。電子從電介質材料溢出，在電介質-半導體交界面處留下空穴。選取電子照射的能量和劑量，在交界面210處產生合適的空穴(即正電荷)密度。作為示例，電子能量的範圍約
為1兆電子伏至30兆電子伏左右，較適宜的範圍是在3兆電子伏至10兆電子伏之間。電子劑量取決於電介質206的厚度，以及區域207的半導體摻雜濃度。一般來說，半導體(例如外延矽)的摻雜越重，所需的電子劑量越高。總劑量的普遍範圍在1Mrad至10Mrad之間。
電子照射在交界面處產生的正電荷，耗盡了溝槽207附近的那部分外延區102中的摻雜，使重摻雜外延區102承受了較高的擊穿電壓，同時保持很低的RdsA。
要注意的是，電子照射通常用在半導體處理中，以抑制載流子壽命。然而，目前已知的電子照射已經不用於以實現RESURF效應的那種方式，在TBO MOSFET的半導體電介質交界面處專門產生感應電荷。
製備第2B圖所示類型的P-型TBO溝槽MOSFET的技術，除了增加如上所述的電子照射過程用於電荷平衡和門檻值電壓調節之外，其他都與傳統的TBO溝槽MOSFET的製備技術類似。電子照射之後，切割或封裝之前，在250℃至450℃(最好是在300℃至400℃)之間，對晶圓退火，以恢復外延區102中的電子照射感應缺陷，但在TBO和外延層中的氧化物的交界面210處沒有完全恢復，因此照射感應正電荷仍然留在交界面處。因此，可以實現元件RESURF效應，同時避免引起元件性能失真(例如很高的IDSS洩露等)的缺陷。
模擬
將類似第1A圖所示的60V傳統的溝槽MOSFET元件結構，類似第1B圖所示的60V SGT MOSFET，以及60V TBO溝槽MOSFET，與類似第2A至2B圖的交界面處的電子照射感應電荷作比較，進行模擬。表1表示每種元件的詳細結構。
在表2中，BV是指擊穿電壓，Vth是指當汲源電流IDS=-250微安時，能夠導通元件通道的門檻值電壓，是在功率MOSFET測量
Vth時的標準情況下。
如表2所示，對於相同的BV來說，帶有電子照射的TBO溝槽MOSFET的RdsA與SGT MOSFET的RdsA大致相等，比傳統的溝槽MOSFET的RdsA小40%左右。這些結果表示依據本發明實施例的TBO MOSFET有潛力可以和SGT MOSFET的元件性能相媲美，而且結構更加簡單。
第3A至3C圖所示曲線分別表示對於傳統溝槽MOSFET、SGT MOSFET以及帶有電子照射的TBO溝槽MOSFET，外延層中的電場幅值以及淨摻雜濃度作為深度的函數。可以藉由計算代表電場幅值的實線下的面積算出各種元件的擊穿電壓。虛線表示外延層深度周圍的淨摻雜濃度。如圖所示，SGT MOSFET(第3B圖)和帶有電子照射的TBO溝槽MOSFET(第3C圖)的外延層摻雜濃度，大約是傳統溝槽MOSFET(第3A圖)的摻雜濃度的2倍，但是SGT MOSFET(第3B圖)和帶有電子照射的TBO溝槽MOSFET的擊穿電壓(即電場線下方的陰影面積)，等於傳統溝槽MOSFET(第3A圖)的擊穿電壓。
因此，電子照射技術在改善功率MOSFET的擊穿電壓和RdsA取捨方面行之有效，並且提高了RDS*Crss品質因數(FOM)。
儘管以上是本發明的較佳實施例的完整說明，但是也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應侷限於以上說明，而應由所附的申請專利範圍及其全部等效內容決定。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下申請專利範圍中，不定冠詞「一個」或「一種」都指下文內容中的一個或複數個項目的數量。除非在特定的申請專利範圍前使用「意思是」明確限定，否則所附的申請專利範圍不應認為是意思加功能的侷限。任何沒有用「意
思是」明確指出限定功能的項目，不應認為是35 USC § 112,¶ 6中所述條款的「手段」或「步驟」。
101‧‧‧P-型半導體基材
102‧‧‧P-型外延區
106‧‧‧N-型本體區
108‧‧‧P+源極區
204‧‧‧導電閘極
205‧‧‧感應淨正電荷
206‧‧‧厚絕緣材料區
207‧‧‧溝槽
209‧‧‧薄電介質材料層
210‧‧‧交界面
250‧‧‧元件結構
Claims (17)
- 一種半導體功率元件，其包括：一具有第一導電類型摻雜物的半導體基材；一形成在基材上用第一導電類型摻雜物摻雜的外延半導體區，外延半導體區的摻雜濃度低於基材的摻雜濃度；一形成在外延半導體區中的溝槽；一形成在溝槽附近的外延半導體區中的本體區，其中，該本體區摻雜第二導電類型的摻雜物，第二導電類型與第一導電類型相反；一第一導電類型的源極區，其形成在溝槽附近，使本體區位於源極區和外延區之間，其中該源極區的摻雜濃度高於外延半導體區的摻雜濃度；一形成在溝槽底部的厚底部絕緣物；一導電閘極電極，其形成在厚底部絕緣物上方的溝槽中，其中閘極電極藉由厚底部絕緣物，與溝槽底部絕緣，並且藉由閘極絕緣物，與溝槽側壁絕緣；以及一第一導電類型的感應淨電荷區域，其在厚底部絕緣物和外延半導體區之間的交界面附近的厚底部絕緣物中；其中，該感應淨電荷在厚底部絕緣物和外延半導體區之間的交界面處聚集濃度最大。
- 如申請專利範圍第1項所述之半導體功率元件，其中該外延半導體區的摻雜濃度是非屏蔽的MOSFET元件中外延半導體區摻雜濃度的2至3倍。
- 如申請專利範圍第1項所述之半導體功率元件，其中該第一導電類型為P-型。
- 如申請專利範圍第3項所述之半導體功率元件，其中該感應淨電荷區域是由外延區的電子照射產生的。
- 如申請專利範圍第1項所述之半導體功率元件，其中該閘極電極和溝槽底部之間的厚底部絕緣物的厚度約為2微米至5微米。
- 如申請專利範圍第5項所述之半導體功率元件，其中該感應淨電荷區聚集在閘極電極和溝槽底部之間的外延半導體區中，溝槽底部在厚底部絕緣物和外延半導體區之間的交界面附近。
- 如申請專利範圍第1項所述之半導體功率元件，其中該厚底部絕緣物含有氧化物。
- 如申請專利範圍第1項所述之半導體功率元件，其中該閘極絕緣物含有氧化物。
- 一種用於製備半導體功率元件之方法，包括下列步驟：在基材上製備一外延半導體區，並用第一導電類型的摻雜物摻雜，外延半導體區中第一類型摻雜物的摻雜濃度低於基材；在外延半導體區中製備一溝槽；在溝槽附近的外延半導體區中，製備一本體區，其中，該本體區摻雜第二導電類型的摻雜物，第二導電類型與第一導電類型相反；在溝槽附近，製備第一導電類型的源極區，使本體區位於源極區和外延區之間，其中該源極區的摻雜濃度大於外延半導體區的摻雜濃度； 在溝槽的底部製備厚底部絕緣物；在厚底部絕緣物上方的溝槽中，製備一導電閘極電極，其中該閘極電極藉由厚底部絕緣物，與溝槽底部電絕緣，藉由閘極絕緣物，與溝槽側壁電絕緣；以及在厚底部絕緣物和外延半導體區之間的交界面附近，在厚底部絕緣物中，專門引入一第一導電類型的淨電荷區域；其中，該專門引入的該淨電荷區域包括，藉由在外延半導體區中引入缺陷的方式，進行外延區的電子照射。
- 如申請專利範圍第9項所述之用於製備半導體功率元件之方法，其中該外延半導體區的摻雜濃度是非屏蔽的MOSFET元件中外延半導體區的摻雜濃度的2至3倍。
- 如申請專利範圍第9項所述之用於製備半導體功率元件之方法，其中該第一導電類型為P-型。
- 如申請專利範圍第9項所述之用於製備半導體功率元件之方法，其更包括外延半導體區退火，以便部分恢復外延區中的電子照射感應缺陷，但在厚底部絕緣物和外延層中的氧化物的交界面處沒有完全恢復，因此照射感應正電荷仍然留在交界面處，將電荷吸引到交界處。
- 如申請專利範圍第12項所述之用於製備半導體功率元件之方法，其中退火是在250℃至450℃之間進行。
- 如申請專利範圍第13項所述之用於製備半導體功率元件之方法，其中退火是在300℃至400℃之間進行。
- 如申請專利範圍第9項所述之用於製備半導體功率元件之方法，中電子照射引起的缺陷主要聚集在厚底部絕緣物和 外延半導體區之間的交界面。
- 如申請專利範圍第9項所述之用於製備半導體功率元件之方法，其中電子照射引起的缺陷聚集在閘極電極和溝槽底部之間的外延半導體區中。
- 如申請專利範圍第9項所述之用於製備半導體功率元件之方法，其中該閘極電極和溝槽底部之間的厚底部絕緣物的厚度約為2微米至5微米。
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