TWI675477B - 帶有改良fom的可擴展的sgt結構 - Google Patents

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馬督兒 博德
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澳門商萬民半導體 (澳門) 有限公司
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Abstract

一種屏蔽栅溝槽場效電晶體包括一個在基板上方的外延層、一個本體區、一個形成在本體區和外延層中的溝槽，以及一個或多個源極區，形成在本體區的頂面中以及溝槽側壁附近。屏蔽電極形成在溝槽底部，閘極電極形成在屏蔽電極上方的溝槽頂部。通過第一電介質層，屏蔽電極與外延層絕緣。通過第一電介質層，閘極電極與外延層絕緣，通過第二電介質層，閘極電極與第二電介質層絕緣。第一和第二電介質層具有相同的厚度。

Description

帶有改良FOM的可擴展的SGT結構
本發明主要涉及半導體開關元件，更確切地說是用於高功率應用的屏蔽栅溝槽場效電晶體，及其相同元件的製備方法。
微處理器和存儲元件等集成電路包括多個金屬-氧化物-半導體場效電晶體(MOSFET)，提供基本的開關功能，以配置邏輯閘極、數據存儲和功率開關等。
對於某些特定應用來說，屏蔽栅溝槽MOSFET可以提供許多獨具優勢的性能，因此比傳統的MOSFET和傳統的溝槽MOSFET更加適用。屏蔽栅溝槽MOSFET具有很低的閘極-至-汲極電容Cgd、很低的導通電阻RDSon以及很高的晶體管擊穿電壓。對於傳統的溝槽MOSFET來說，形成垂直溝槽的溝槽閘極的位置，同時降低導通電阻，也會增大整體的閘極-至-汲極電容。引入屏蔽栅溝槽MOSFET結構，使閘極與漂流區中的電場屏蔽起來，便解決了該問題，從而大幅降低了閘極-至-汲極電容。屏蔽栅溝槽MOSFET結構還提供漂流區中較高的少數載流子濃度，為元件的擊穿電壓和較低的導通電阻帶來額外益處。屏蔽栅溝槽MOSFET的改良性能使得該技術成為功率開關應用的絕佳選擇，用於開關模式電源(SMPS)，通常也稱為同步降壓轉換器(直流-直流變壓器)。
RDSon×QG，品質因數(FOM)通常被認為是SMPS中MOSFET性能的最重要的指標之一，其中RDSon是比導通電阻，QG是閘極電荷。通常要求很 高的閉鎖電壓(BV)和很低的導通狀態電阻(RDSon)。另外，目前的計算應用需要功率MOSFET在很高的開關頻率下運行。因此，必須研發出可以在高速下開關，具有很高的最大閉鎖電壓性能以及很低的導通電阻的半導體功率開關元件。
正是在這一前提下，提出了本發明的各種實施例。
為了解決以上問題，本發明的目的在於提供一種屏蔽栅溝槽場效電晶體，其包括：a)一個第一導電類型的基板；b)一個第一導電類型的外延層，位於基板上方；c)一個與第一導電類型相反的第二導電類型的本體區，形成在外延層上方；d)一個形成在本體區和外延層中的溝槽，其中溝槽內襯第一電介質層；e)一個屏蔽電極，形成在溝槽底部，其中通過第一電介質層，屏蔽電極與外延層絕緣；f)一個閘極電極，形成在屏蔽電極上方的溝槽頂部，其中通過第一電介質層，閘極電極與外延層絕緣，通過第二電介質層，閘極電極與屏蔽電極絕緣，其中第一和第二電介質層具有相同的厚度；以及g)一個或多個第一導電類型的源極區，形成在本體區頂面中，其中每個源極區都鄰近溝槽的側壁。
本發明的一種屏蔽栅溝槽場效電晶體，其中溝槽具有間距小於1微米(μm)。
本發明的一種屏蔽栅溝槽場效電晶體，其中溝槽具有間距約為0.6μm。
本發明的一種屏蔽栅溝槽場效電晶體，其中第一或第二電介質層的厚度在10至25奈米(nm)範圍內。
本發明的一種屏蔽栅溝槽場效電晶體，其中溝槽延伸到0.5微米或更小的深度。
本發明的一種屏蔽栅溝槽場效電晶體，其中外延層的摻雜濃度在其深度上為常數。
本發明的一種屏蔽栅溝槽場效電晶體，其中屏蔽電極與閘極電極一樣寬。
本發明的一種屏蔽栅溝槽場效電晶體，其中屏蔽電極是一個翻轉的T-型端接，帶有一個水平部分和一個垂直部分，閘極電極分裂成兩個部分，每個部分都在屏蔽電極的水平部分上方。
本發明的一種屏蔽栅溝槽場效電晶體，還包括一個P立柱，形成在核心晶胞中，連接到在表面上的本體區或者與核心晶胞正交。
本發明的一種屏蔽栅溝槽場效電晶體，還包括一個源極墊，形成在本體區上方，其中源極墊電連接到一個或多個源極區，並與閘極電極和屏蔽電極絕緣，源極墊帶有到一個或多個源極區的外部接頭。
本發明的一種屏蔽栅溝槽場效電晶體，還包括一個汲極墊，位於基板下方。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，其包括：a)在第一導電類型的基板上方提供一個第一導電類型的外延層； b)在外延層上方，提供第二導電類型的本體區，其中第二導電類型與第一導電類型相反；c)在本體區和外延層中提供一個溝槽，其中溝槽內襯第一電介質層；d)在溝槽底部提供一個屏蔽電極，其中通過第一電介質層，屏蔽電極與外延層絕緣；e)在屏蔽電極上方的溝槽底部提供一個閘極電極，其中提供第一電介質層，閘極電極與外延層絕緣，通過第二電介質層，閘極電極與屏蔽電極絕緣，其中第一和第二電介質層具有相同的厚度；並且f)在本體區頂面內提供第一導電類型的一個或多個源極區，其中每個源極區都鄰近溝槽的側壁。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，其中溝槽的間距小於1μm。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，其中溝槽的間距小於0.6μm。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，其中第一或第二電介質層的厚度在10至25nm範圍內。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，其中溝槽延伸到0.5微米或更小的深度。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，其中外延層的摻雜濃度在其深度上為常數。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，其中屏蔽電極與閘極電極一樣寬。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，其中屏蔽電極電極是一個翻轉的T-型端接，帶有一個水平部分和一個垂直部分，閘極電極分裂成兩個部分，每個部分都在屏蔽電極的水平部分上方。
本發明的一種用於製備屏蔽栅溝槽場效電晶體的方法，還包括在核心晶胞中製備一個P立柱，連接到在表面上的本體區或與核心晶胞正交。
112‧‧‧漂流層
114‧‧‧汲極層
116‧‧‧基極層
118‧‧‧源極層
120a‧‧‧溝槽側壁
125‧‧‧絕緣區
127‧‧‧閘極電極
128a‧‧‧屏蔽電極
128b‧‧‧源極電極
130‧‧‧汲極電極
202‧‧‧基板
204‧‧‧外延/漂流層
205‧‧‧中間多晶矽電介質層
206‧‧‧本體區
208‧‧‧溝槽
210‧‧‧電介質材料
212‧‧‧屏蔽電極
214‧‧‧閘極電極
216‧‧‧源極區
230‧‧‧金屬墊
240‧‧‧金屬墊
308‧‧‧溝槽
314a‧‧‧分裂閘極電極
305‧‧‧中間多晶矽電介質層
312‧‧‧T-型屏蔽電極
304‧‧‧外延/漂流層
302‧‧‧基板
316‧‧‧源極區
306‧‧‧本體區
330‧‧‧源極金屬
310‧‧‧電介質材料
340‧‧‧汲極電極
402‧‧‧基板
404‧‧‧外延/漂流層
405‧‧‧中間多晶矽氧化物
406‧‧‧本體區
408‧‧‧溝槽
410‧‧‧電介質層
412‧‧‧屏蔽電極
414‧‧‧閘極電極
416‧‧‧源極區
430‧‧‧源極墊
502‧‧‧基板
504‧‧‧外延/漂流層
506‧‧‧本體區
508‧‧‧溝槽
510‧‧‧電介質層
510a‧‧‧電介質層
512‧‧‧T-型屏蔽電極
512a‧‧‧導電材料
514‧‧‧分離閘極電極
535‧‧‧場氧化層
602‧‧‧N-型基板
604‧‧‧N-型外延層
605‧‧‧中間電極電介質
606‧‧‧本體區
608‧‧‧溝槽
610‧‧‧電介質
612‧‧‧屏蔽電極
614‧‧‧閘極電極
616‧‧‧源極區
630‧‧‧源極墊
680‧‧‧P-立柱
690‧‧‧P+層
閱讀以下詳細說明並參照以下附圖之後，本發明的其他特徵和優勢將顯而易見：圖1表示一種傳統的功率半導體元件的示意圖。
圖2表示依據本發明的各個方面，一種功率半導體元件的剖面圖。
圖3表示依據本發明的各個方面，另一種功率半導體元件的剖面圖。
圖4A-4G表示依據本發明的各個方面，製備屏蔽栅溝槽MOSFET元件的方法剖面示意圖。
圖5A-5G表示依據本發明的各個方面，用於MOSFET元件閘極溝槽中分裂栅電極的製備方法的剖面示意圖。
圖6表示依據本發明的各個方面，帶有超級結P-立柱的功率半導體元件的一部分三維剖視圖。
在以下詳細說明中，參照附圖，構成典型實施例的一部分，經過典型實施例的說明，可以實施本發明。為了簡便，在導電性或電荷載流子類型 (p或n)的符號之後使用+或-通常是指半導體材料中指定類型的電荷載流子濃度的相對程度。通常來說，定義為n+材料的負電荷載流子(即電子)濃度大於n材料的負電荷載流子濃度，n材料的負電荷載流子濃度大於n-材料的負電荷載流子濃度。與之類似，p+材料的正電荷載流子(即空穴)大於p材料的正電荷載流子濃度，p材料的正電荷載流子濃度大於p-材料的正電荷載流子濃度。要注意的是，有關係的是電荷載流子濃度，而不是摻雜物。例如，金屬可以重摻雜n-型摻雜物，但是如果材料也足夠反摻雜p-型摻雜物，那麽仍然可以具有相對很低的電荷載流子濃度。本文所用的摻雜物濃度小於1016/cm3可以稱為“輕摻雜”，摻雜物濃度大於1017/cm3可以稱為“重摻雜”。
引言
人們已經提出了在某些設計中將UMOSFET配置成功率半導體元件，以提高最大閉鎖電壓並降低導通狀態電阻。關於高頻開關性能，Baliga等人發明的美國專利號為5,998,833的專利提出了一種UMOSFET結構，提高高頻品質因數(HFOM)，特此引用，以作參考。HFOM定義為(RDSon(QGS+QGD))-1，其中QGS和QGD表示每單位面積上的閘極-源極和閘極-汲極電荷。
圖1，複製於上述5,998,833專利中的圖3，表示功率半導體元件梯度摻雜(GD)UMOSFET單元晶胞的剖面圖。圖1所示的UMOSFET單元晶胞100包括一個第一導電類型(例如N+)的重摻雜汲極層114、一個具有線性梯度摻雜濃度的第一導電類型的漂流層112、一個與第一導電類型(例如P)相反的第二導電類型的相對較薄的基極層116，以及一個第一導電類型(例如N+)的重摻雜源極層118。漂流層112具有線性梯度摻雜濃度，例如在漂流層112和汲極層114 之間的交界面處最大的濃度大於5×1016cm-3，在1μm深處最小的濃度約為1×1016cm-3，繼續均勻的水平一直到半導體功率元件100的頂面上。源極電極128b和汲極電極130位於半導體功率元件100的頂面和底面上。
條形溝槽包括一個頂部閘極電極127、一個底部溝槽-基極電極(或屏蔽)電極128a以及一個絕緣區125。溝槽側壁120a到屏蔽電極128a之間的絕緣區125的厚度(T1)大於溝槽側壁120a到閘極電極127之間的厚度(T2)。5,998,833專利是指利用從頂部閘極電極127分離出來的底部屏蔽電極128a，代替傳統UMOSFET結構中占據了整個溝槽的較大的閘極電極，可以降低UMOSFET的閘極至汲極電容(CGD)，從而在高頻操作時，减少了所需的閘極充電量和放電電流，提高了開關速度。
雖然圖1所示的GD-UMOSFET單元晶胞100與傳統的UMOSFET結構中的HFOM相比，具有一個改良的HFOM，但是當單元晶胞的間距小於1μm或小至0.6μm時，這種結構仍然面臨許多挑戰。首先，由於電荷平衡需要很厚的內襯氧化物，很難測量溝槽寬度。另外，由於間距很小，檯面結構非常窄，因此很難有穩定的工藝。而且，由於間距很小，閘極至汲極電容(CGD)、QS(單位面積上的源極電荷)以及QG(單位面積上的閘極電荷)非常大，會影響HFOM。
本發明的各個方面提出了一種具有改良高頻開關性能的功率半導體元件，即使功率半導體元件的晶胞間距小於1μm或小至0.6μm。依據本發明的各個方面，功率半導體元件包括一個屏蔽栅溝槽MOSFET，具有一個淺溝槽，帶有一個薄氧化物內襯以及薄中間-多晶矽氧化物，在閘極和屏蔽電極之間。
實施例
圖2表示依據本發明的各個方面，一半屏蔽栅溝槽MOSFET的剖 面示意圖。隨著本文所述的其他圖片，所述示例的相對維度和尺寸不會影響實際維度，僅用於解釋說明。
屏蔽栅溝槽MOSFET 200從第一導電類型的基板202開始。基板可以重摻雜合適的摻雜物類型。作為示例，但不作為局限，基板可以是一個n+基板，例如矽。基板202用作屏蔽栅溝槽MOSFET元件200的汲極。
一個第一導電類型的外延/漂流層204形成在基板202上方。作為示例，但不作為局限，外延/漂流層204可以是n-型。外延層204和基板202可以摻雜任意合適的n-型摻雜物類型(離子或原子)，例如磷。外延/漂流層204的摻雜濃度在其深度上相當穩定。作為示例，但不作為局限，外延/漂流層204的摻雜濃度可以在5e15cm-3至1e17cm-3範圍內。第二導電類型的本體區206可以形成在外延/漂流層204上方。第二導電類型與第一導電類型相反。在一個實施例中，第一導電類型為n-型，第二導電類型為p-型。本體區206可以摻雜任意合適的p-型摻雜物類型，例如硼。
溝槽208形成在本體區206和外延/漂流層204中。溝槽208延伸到0.5微米或更小的深處。在一個實施例中，溝槽間距小於1μm。作為示例，但不作為局限，溝槽間距約為0.6μm。溝槽內襯電介質材料210，例如氧化矽。屏蔽電極212形成在溝槽208底部。作為示例，但不作為局限，屏蔽電極212可以由多晶矽或任何其他導電材料製成。通過內襯溝槽208的電介質材料210，屏蔽電極212與外延/漂流層204絕緣。如圖2所示，電介質材料210在屏蔽電極212和溝槽側壁之間的厚度為T1。閘極電極214形成在屏蔽電極212上方的溝槽208中。屏蔽電極212和閘極電極214可以由相同類型的材料或不同的材料製成。通過內襯溝槽208的電介質材料210，閘極電極214與外延/漂流層204絕緣。另外，通過中間- 多晶矽電介質層205，例如氧化矽，閘極電極214與屏蔽電極212絕緣。如圖2所示，電介質材料210在閘極電極214和溝槽側壁之間的厚度為T2。另外，中間-多晶矽電介質層的厚度表示為T3。在圖2所示的實施例中，屏蔽電極212與閘極電極214一樣寬，使得屏蔽電極與閘極電極完全重叠。因此，可以降低閘極至汲極耦合。內襯氧化物(即電介質材料210)具有穩定的厚度，厚度T1與厚度T2相同。另外，中間多晶矽電介質層205的厚度也與T1和T2相同。在一個實施例中，內襯氧化物210的厚度(T1和T2)或中間多晶矽電介質層205的厚度(T3)在10至25nm範圍內。
一個源極區216形成在溝槽208側壁附近的本體區206中。要注意的是，圖2僅表示出一個源極區216，至少還有一個在對面的溝槽側壁附近，沒有在這一半屏蔽栅溝槽MOSFET 200中表示出來。源極區可以重摻雜與基板202以及外延/漂流層204相同導電類型的摻雜物。作為示例，但不作為局限，對於n+型基板202來說，這些源極區216可以摻雜n+型。MOSFET元件200的行為如下：當閘極電極214加載正向電壓時，MOSFET元件200接通，沿溝槽208的內壁，在源極區216和漂流/外延區204之間的本體區之內，垂直形成一個導電通道。
在本體區206上方放置一個金屬墊230，用作源極襯墊，提供到屏蔽栅溝槽MOSFET元件200的外部連接。源極襯墊230與閘極電極214和屏蔽電極212絕緣。另一個金屬墊240形成在基板202下方，用作汲極電極。
圖3表示依據本發明的各個方面，一半屏蔽栅溝槽MOSFET另一個實施例的剖面示意圖。與圖2所示的MOSFET 200類似，MOSFET 300包括一個基板302、一個外延/漂流層304、一個本體區306、一個或多個源極區316、一個源極金屬330以及一個汲極電極340。對於與MOSFET 200中一致的零件，為了簡 便，本說明中不再贅述。
MOSFET 300還包括一個溝槽308形成在本體區306和外延/漂流層304中。溝槽308延伸到0.5微米或更小的深度。在一個實施例中，溝槽間距小於1μm。作為示例，但不作為局限，溝槽間距約為0.6μm。溝槽內襯電介質材料310，例如氧化矽。T-型屏蔽電極312具有一個水平部分和一個垂直部分，形成在圖3所示的溝槽308中。作為示例，但不作為局限，T-型屏蔽電極312可以由多晶矽或任意其他導電材料製成。通過內襯溝槽308的電介質材料310，T-型屏蔽電極312與外延/漂流層304絕緣。如圖3所示，電介質材料310在屏蔽電極312的水平部分和溝槽側壁之間的厚度為T1。
分裂閘極電極具有兩個部分，每個都形成在屏蔽電極312的水平部分上方的溝槽308頂部中。圖3表示一部分分裂閘極電極314a。通過內襯溝槽308的電介質材料310，分裂閘極電極314a與外延/漂流層304絕緣。另外，通過氧化矽等中間多晶矽電介質層305，分裂閘極電極314a與屏蔽電極312絕緣。如圖3所示，電介質材料310在閘極電極214和溝槽側壁之間的厚度為T2。另外，中間多晶矽電介質層的厚度表示為T3。在圖3所示的實施例中，T-型屏蔽電極312比閘極電極314更寬，以獲得更好地去耦合。如圖所示，厚度T1與厚度T2相同。另外，中間多晶矽電介質層305的厚度(T3)也與T1和T2的相同。在一個實施例中，內襯氧化物310或中間多晶矽電介質層305的厚度在10至25nm範圍內。
上述圖1所示的GD-UMOSFET單元晶胞100使用厚氧化物內襯、厚中間多晶矽氧化物以及在外延層中的梯度摻雜濃度，有助於降低RDSon。與原有技術不同，依據本發明的各個方面，屏蔽栅溝槽MOSFET具有一個薄氧化物內襯和中間多晶矽氧化物、非梯度，例如大致均勻的外延層中的摻雜濃度，以 及一個與外延/漂流層304相比相對較淺的溝槽308。作為示例，但不作為局限，基板302和本體區306之間的交界面處，外延/漂流層304的摻雜濃度可以在標準值的5%範圍內局域變化，溝槽308的深度可以在漂流外延層304整體厚度的30%至60%之間。這些性能使得上述MOSFET 200或300不具有電荷平衡，幫助較低的QGD或QOSS(即MOSFET的輸出電荷)顯著(即40%左右)保持在0.6μm間距。因此，閘極和汲極電極之間的電容(CGD)得到降低。雖然很高的最大閉鎖電壓能力必須從20-30V降至12-16V，這個閉鎖電壓仍然足以用於大多數應用。隨著降低的閉鎖電壓，導通狀態電阻RDSon可以保持相同水平，而不會减小。要注意的是，圖2所示的MOSFET 200或圖3所示的MOSFET 300可以選擇在核心晶胞或第三維度上包括一個P-立柱，對於需要25-30V之間的閉鎖電壓的元件維持電荷平衡。
圖4A-4G表示依據本發明的各個方面，用於製備屏蔽栅溝槽MOSFET元件的方法。雖然示意圖和說明主要涉及圖2所示的屏蔽栅溝槽MOSFET元件，但是本領域的技術人員應理解該製備方法通過加入或省去標準的製備工藝，就可以輕鬆拓展到任意的屏蔽栅溝槽MOSFET元件上。
屏蔽栅溝槽MOSFET 400的製備從第一導電類型的基板402開始，基板402承載著與圖4A所示的基板402相同導電類型的外延/漂流層404。作為示例，但不作為局限，基板402可以是一個n+型基板，例如矽晶圓。基板402構成MOSFET元件400的汲極。外延/漂流層404可以生長在基板402上方，並且可以是一個n型外延/漂流層404。外延/漂流層404的摻雜濃度在其整個深度上相當均勻。作為示例，但不作為局限，外延/漂流層404的摻雜濃度可以由一個標準值，從5e15cm-3至1e17cm-3範圍內，可以在標準值的5至10%範圍內局域變化。
如圖4B所示，可以通過在外延/漂流層404頂部注入摻雜物，製備第二導電類型的本體區406。作為示例，但不作為局限，本體區406可以是一個p型本體區406。可以利用離子注入然後擴散，摻雜本體區406，以獲得所需的摻雜濃度。當元件接通時，本體區406用作MOSFET元件源極和MOSFET元件汲極之間的傳導通道。
如圖4C所示，在本體區406和外延/漂流層404中形成溝槽408。利用一個硬掩膜(掩膜沒有表示出來)，刻蝕溝槽408到一定深度，使得溝槽408的底部位於外延/漂流層404中。在一個實施例中，刻蝕溝槽408到0.5微米或更小的深度。溝槽間距小於1μm。作為示例，但不作為局限，溝槽間距約為0.6μm。然後，沿溝槽408的側壁，沉積或生長一個電介質層410。在一個實施例中，電介質層(即內襯氧化物)410的厚度在10至25nm範圍內。
如圖4D所示，屏蔽電極412可以形成在溝槽408中。作為示例，但不作為局限，屏蔽電極412可以由多晶矽或任何其他導電材料製成。雖然沒有說明，但很重要的是要注意屏蔽電極412可以延伸到垂直於圖4A-4G中剖面的方向上，也可以在外延/漂流層404和本體層406中垂直延伸，以便於製備外部接頭。
閘極電極414可以形成在溝槽408中，電介質層(即中間多晶矽氧化物)405使閘極電極414與屏蔽電極412絕緣，如圖4E所示。通過內襯溝槽408的電介質材料410，閘極電極414還與外延/漂流層404絕緣。閘極電極414和溝槽408側壁之間的厚度，大約與屏蔽電極412和溝槽408側壁之間的厚度相同。中間多晶矽氧化物405的厚度約與內襯氧化物410的厚度相同。作為示例，但不作為局限，中間多晶矽氧化物的厚度在10至25μm範圍內。由於中間多晶矽氧化物405很薄，可以通過閘極氧化物生長工藝製備。閘極電極414可以由多晶矽或任何其 他導電材料製成。雖然沒有說明，但很重要的是要注意屏蔽電極412可以延伸到垂直於圖4A-4G中剖面的方向上，也可以在外延/漂流層404和本體層406中垂直延伸，以便於製備外部接頭。可以在閘極電極414上方製備另一個電介質層，以提供絕緣。
在一個實施例中，屏蔽電極412可以是一個T-型屏蔽電極，就像圖3所示的屏蔽電極312那樣，閘極電極414可以是一個分裂閘極電極，就像圖3所示的閘極電極314那樣。T-型屏蔽電極412包括一個水平部分和一個垂直部分。另外，分裂閘極電極414包括兩部分，每一個都形成在溝槽408頂部。分裂閘極電極可以通過傳統工藝，形成在T-型屏蔽電極412上方。圖5A-5G表示依據本發明的各個方面，在閘極溝槽中製備分裂閘極電極用於MOSFET元件的方法。
在圖5A中，溝槽508形成在本體區506和外延/漂流層504中，外延/漂流層504形成在基板502上方。要注意的是，基板502、外延/漂流層504以及本體區506的製備工藝類似於圖4A-4C所示的工藝。利用一個硬掩膜(掩膜沒有表示出來)，可以刻蝕溝槽508到一定深度，使得溝槽508的底部位於外延/漂流層504內。在一個實施例中，溝槽508刻蝕到0.5微米或更小的深度。溝槽間距小於1μm。作為示例，但不作為局限，溝槽間距約為0.6μm。
然後，如圖5B所示，沿溝槽508的內壁沉積或生長一個電介質層510。在一個實施例中，電介質層(即內襯氧化物)510的厚度在10至25nm範圍內。在圖5C中，用導電材料512a(例如多晶矽)填充溝槽508，刻蝕掉本體上方的電介質材料510。在圖5D中，氧化導電材料512a頂部，形成一個場氧化層535，進行各向异性刻蝕。場氧化層535用作一個掩埋，進行各向异性刻蝕，除去未被場氧化層535覆蓋的那部分導電材料512a，如圖5E所示。從而形成T-型屏蔽電極 512。
然後，除去T-型屏蔽電極底部上方的內襯氧化物。如圖5F所示，沿溝槽508和屏蔽電極512，沉積或生長另一個電介質層510a。內襯溝槽508和屏蔽電極512的電介質層510a的厚度，與屏蔽電極512和溝槽508側壁之間的厚度大約相同。沉積導電材料(例如多晶矽)然後回刻，形成分離閘極電極514，如圖5G所示。T-型屏蔽電極512水平部分和分離閘極電極514之間的中間多晶矽氧化物厚度，與內襯氧化物510的厚度大致相同。作為示例，但不作為局限，中間多晶矽氧化物的厚度在10至25μm之間。
進行帶掩膜的刻蝕(掩膜沒有表示出來)，形成第一導電類型的一個或多個源極區416，如圖4F所示。作為示例，但不作為局限，注入然後擴散，獲得所需的摻雜濃度。源極區416形成在溝槽408側壁附近的本體區406頂面中。作為示例，但不作為局限，源極區416可以是一個n+源極區，用於n+型基板402。
然後，利用金屬掩膜(圖中沒有表示出來)，在本體區406上方形成金屬墊，以提供到源極區416、閘極電極414和屏蔽電極412的外部接頭。如圖4G所示，源極墊430提供到MOSFET元件400源極區416的外部接頭。源極墊430與屏蔽電極511和閘極電極513絕緣。閘極墊(圖中沒有表示出來)提供到閘極電極414的外部接頭。屏蔽墊(圖中沒有表示出來)提供到屏蔽電極412的外部接頭。
對於一個實施例來說，MOSFET包括一個P-立柱，在核心晶胞或第三維度上，以維持電荷平衡，需要一個額外的工藝製備P-立柱。圖6表示帶有超級結P-立柱680的功率半導體元件600的三維圖。P-立柱680延伸到輕摻雜N-型外延層604中，外延層604形成在較重摻雜的N-型基板602上。在本例中，屏蔽電 極612和閘極電極614形成在外延層604中的溝槽608中。通過內襯溝槽608內壁的電介質610，電極612、614與外延層604絕緣，通過中間電極電介質605，電極612和614相互絕緣。圖6中的P-立柱680三維形成，並連接到本體區606，利用P+層690，本體區606與源極墊630形成歐姆接觸。要注意的是，P立柱或者形成在核心晶胞結構中，或者與核心晶胞結構正交，這取決於設計優化和工藝考虑。P立柱680可以在溝槽608、本體606和源極區616形成之後再製備。這需要光掩膜工藝，定義要製備P立柱的區域，然後進行一系列低和高能量硼注入。保持P立柱的製備靠近工藝的後期，將使製成P立柱之後的熱周期最小化，從而减小其橫向擴散。與傳統的屏蔽栅溝槽MOSFET的製備工藝相比，由於依據本發明的各個方面製備MOSFET元件的工藝不需要深溝槽、厚內襯氧化物，也不需要HDP填充和回刻工藝，因此穩定而且更加簡便。
儘管本發明關於某些較佳的版本已經做了詳細的叙述，但是仍可能存在其他版本。因此，本發明的範圍不應由上述說明決定，與之相反，本發明的範圍應參照所附的權利要求書及其全部等效內容。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下權利要求中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或多個項目的數量。除非用“意思是”明確指出限定功能，否則所附的權利要求書並不應認為是意義和功能的局限。

Claims (20)

  1. 一種屏蔽栅溝槽場效電晶體，其包括：a)一個第一導電類型的基板；b)一個第一導電類型的外延層，位於基板上方；c)一個與第一導電類型相反的第二導電類型的本體區，形成在外延層上方；d)一個形成在本體區和外延層中的溝槽，其中溝槽內襯第一電介質層；e)一個屏蔽電極，形成在溝槽底部，其中通過第一電介質層，屏蔽電極與外延層絕緣；f)一個閘極電極，形成在屏蔽電極上方的溝槽頂部，其中通過第一電介質層，閘極電極與外延層絕緣，通過第二電介質層，閘極電極與屏蔽電極絕緣，其中第一和第二電介質層具有相同的厚度；以及g)一個或多個第一導電類型的源極區，形成在本體區頂面中，其中每個源極區都鄰近溝槽的側壁；還包括一個P立柱，形成在核心晶胞中，連接到在表面上的本體區或者與核心晶胞正交。
  2. 如申請專利範圍第1項所述之場效電晶體，其中溝槽具有間距小於1μm。
  3. 如申請專利範圍第1項所述之場效電晶體，其中溝槽具有間距約為0.6μm。
  4. 如申請專利範圍第2項所述之場效電晶體，其中第一或第二電介質層的厚度在10至25nm範圍內。
  5. 如申請專利範圍第1項所述之場效電晶體，其中溝槽延伸到0.5微米或更小的深度。
  6. 如申請專利範圍第1項所述之場效電晶體，其中外延層的摻雜濃度在其深度上為常數。
  7. 如申請專利範圍第1項所述之場效電晶體，其中屏蔽電極與閘極電極一樣寬。
  8. 如申請專利範圍第1項所述之場效電晶體，其中屏蔽電極是一個翻轉的T-型端接，帶有一個水平部分和一個垂直部分，閘極電極分裂成兩個部分，每個部分都在屏蔽電極的水平部分上方。
  9. 如申請專利範圍第1項所述之場效電晶體，其中溝槽具有間距小於1μm。
  10. 如申請專利範圍第1項所述之場效電晶體，還包括一個源極墊，形成在本體區上方，其中源極墊電連接到一個或多個源極區，並與閘極電極和屏蔽電極絕緣，源極墊帶有到一個或多個源極區的外部接頭。
  11. 如申請專利範圍第1項所述之場效電晶體，還包括一個汲極墊，位於基板下方。
  12. 一種用於製備屏蔽栅溝槽場效電晶體的方法，其包括：a)在第一導電類型的基板上方提供一個第一導電類型的外延層；b)在外延層上方，提供第二導電類型的本體區，其中第二導電類型與第一導電類型相反；c)在本體區和外延層中提供一個溝槽，其中溝槽內襯第一電介質層；d)在溝槽底部提供一個屏蔽電極，其中通過第一電介質層，屏蔽電極與外 延層絕緣；e)在屏蔽電極上方的溝槽底部提供一個閘極電極，其中提供第一電介質層，閘極電極與外延層絕緣，通過第二電介質層，閘極電極與屏蔽電極絕緣，其中第一和第二電介質層具有相同的厚度；並且f)在本體區頂面內提供第一導電類型的一個或多個源極區，其中每個源極區都鄰近溝槽的側壁；還包括在核心晶胞中製備一個P立柱，連接到在表面上的本體區或與核心晶胞正交。
  13. 如申請專利範圍第12項所述之方法，其中溝槽的間距小於1μm。
  14. 如申請專利範圍第12項所述之方法，其中溝槽的間距小於0.6μm。
  15. 如申請專利範圍第12項所述之方法，其中第一或第二電介質層的厚度在10至25nm範圍內。
  16. 如申請專利範圍第12項所述之方法，其中溝槽延伸到0.5微米或更小的深度。
  17. 如申請專利範圍第12項所述之方法，其中外延層的摻雜濃度在其深度上為常數。
  18. 如申請專利範圍第12項所述之方法，其中屏蔽電極與閘極電極一樣寬。
  19. 如申請專利範圍第12項所述之方法，其中屏蔽電極是一個翻轉的T-型端接，帶有一個水平部分和一個垂直部分，閘極電極分裂成兩個部分，每個部分都在屏蔽電極的水平部分上方。
  20. 如申請專利範圍第12項所述之方法，其中溝槽的間距小於1 μm。
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