CN113659009A - 体内异性掺杂的功率半导体器件及其制造方法 - Google Patents
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- CN113659009A CN113659009A CN202110955840.3A CN202110955840A CN113659009A CN 113659009 A CN113659009 A CN 113659009A CN 202110955840 A CN202110955840 A CN 202110955840A CN 113659009 A CN113659009 A CN 113659009A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 238000001727 in vivo Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 230000005684 electric field Effects 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 102100035767 Adrenocortical dysplasia protein homolog Human genes 0.000 claims description 6
- 101000929940 Homo sapiens Adrenocortical dysplasia protein homolog Proteins 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 230000000423 heterosexual effect Effects 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000001994 activation Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供一种体内异性掺杂的功率半导体器件及其制造方法，包括第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，分布在整个第二导电类型漂移区中，形成纵向浮空等势场板阵列，槽壁周围附有第一导电类型杂质；由于硅的介电系数是二氧化硅的三倍，在相同漂移区长度下，介质层能够取得更大的电场，提高击穿电压。槽壁用第一导电类型杂质包围住，由于MIS结构带来的辅助耗尽作用，大大提高了第二导电类型漂移区的浓度，降低比导通电阻。
Description
技术领域
本发明属于功率半导体领域，主要提出了一种体内异性掺杂的功率半导体器件及其制造方法。
背景技术
功率半导体器件由于具有输入阻抗高、开关速度快、损耗低、安全工作区宽等特性，已被广泛应用于计算机及外设、消费电子、网络通信，电子专用设备与汽车电子、仪器仪表、LED显示屏以及电子照明等多个方面。横向器件由于源极、栅极、漏极都在同一表面，易于通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要求器件具有高的击穿电压，低的比导通电阻。较高的击穿电压需要器件有较长的漂移区长度和较低的漂移区掺杂浓度，但这也导致了器件的比导通电阻增大。RESUFR器件的提出，缓解了这一矛盾关系，但RESUFR器件依赖严格的电荷平衡，才能够实现高的耐压。
为了缓解击穿电压与比导通电阻之间的矛盾关系，有研究者提出一种具有纵向浮空场板的器件及其制造方法(CN201910819933.6)，此发明通过在器件关态引入全域MIS耗尽机制，提高器件耐压。同时，在器件开态时，浮空场板表面能够形成积累层，降低比导通电阻，并提高饱和电流。但由于槽与槽之间不容易保持耗尽连续性，在漂移区浓度增大时，容易造成漏端电场下降，击穿电压降低。Ptop的引入带来了双电荷自平衡，降低比导通电阻，同时保证高容差性。本发明出了一种体内异性掺杂的功率半导体器件及其制造方法。槽壁用第一导电类型杂质包围住，由于MIS结构带来的辅助耗尽作用，大大提高了第二导电类型漂移区的浓度，降低比导通电阻。
发明内容
本发明在漂移区中引入介质层相连的纵向等势浮空场板阵列，提出具有等势浮空槽的低阻器件新结构，槽壁附着第一导电类型半导体，该结构使得器件获得较大的平均电场，耐压提高，比导降低。
为实现上述发明目的，本发明技术方案如下：
一种体内异性掺杂的功率半导体器件，包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13、第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23、第二导电类型漏端重掺杂区24、第一介质氧化层31、第二介质氧化层32、第三介质氧化层33、多晶硅电极41、控制栅多晶硅电极42；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，第二导电类型漏端重掺杂区24位于第一导电类型阱区22中；第二介质氧化层32位于第一导电类型阱区12上方，并且其左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；
第一介质氧化层31和多晶硅电极41构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区21中，形成具有多个等势浮空槽的耐压层，每一个等势浮空槽周围覆盖第一导电类型漂移区15；分布在整个第二导电类型漂移区21中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向。
作为优选方式，第二导电类型半导体21深度大于纵向浮空场板的深度，纵向浮空场板底端与第一导电类型半导体衬底11之间留有一段间距，形成底部的导电通路。
作为优选方式，纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
作为优选方式，第二导电类型漂移区21内部引入了第一导电类型电场钳位层14，即Ptop层。
作为优选方式，纵向浮空场板的底部穿过槽底注入形成第二导电类型埋层25。
作为优选方式，所述器件为SOI器件。
本发明还提供一种体内异性掺杂的功率半导体器件的制造方法，包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：在第一导电类型衬底11上方注入推结得到第二导电类型漂移区21；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成槽；
步骤4：在槽壁形成第一导电类型多晶，氧化形成第一介质氧化层，第一导电类型漂移区15则附着在槽壁外侧，淀积多晶并刻蚀至硅平面；
步骤5：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤6：热氧化形成第二介质氧化层32，并淀积刻蚀形成第三介质氧化层33；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区12；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤9：注入激活形成第一导电类型源端重掺杂区13，第二导电类型源端重掺杂区23与第二导电类型漏端重掺杂区24。
作为优选方式，步骤4第一导电类型多晶，在氧化形成介质后再氧化形成氧化层从而控制氧化层厚度。
作为优选方式，步骤2中通过注入并推结形成的第二导电类型漂移区21通过外延的方法得到。
优选方式，步骤4第一导电类型多晶可以采用薄多晶，在氧化形成介质后再氧化形成氧化层从而控制氧化层厚度。
作为优选方式，步骤6中通过注入并推结而得到的第一导电类型阱区12与第二导电类型阱区22，通过多次不同能量的注入并激活来形成。
作为优选方式，步骤3中深槽由漂移区厚度决定，以保证全耗尽。
本发明还提供一种体内异性掺杂的功率半导体器件的制造方法在制备SiC、GaN宽禁带半导体的应用。
本发明的有益效果为：器件的第二导电类型漂移区21中引入由第一介质氧化层31和多晶硅电极41构成的介质层相连的纵向浮空场板结构，由于硅的介电系数是二氧化硅的三倍，在相同漂移区长度下，介质层能够取得更大的电场，提高击穿电压。槽壁用第一导电类型杂质包围住，由于MIS结构带来的辅助耗尽作用，大大提高了第二导电类型漂移区的浓度，降低比导通电阻。
附图说明
图1为实施例1的具有电场钳位层的匀场器件结构示意图；
图2为实施例2的具有电场钳位层的匀场器件结构示意图；
图3为实施例3的具有电场钳位层的匀场器件结构示意图；
图4为实施例4的具有电场钳位层的匀场器件结构示意图；
图5(a)-图5(k)为实施例1所述器件的工艺流程示意图；
11为第一导电类型半导体衬底，12为第一导电类型阱区，13为第一导电类型源端重掺杂区，14为第一导电类型电场钳位层，15为第一导电类型漂移区，21为第二导电类型漂移区，22为第二导电类型阱区，23为第二导电类型源端重掺杂区，24为第二导电类型漏端重掺杂区，25第二导电类型埋层，31为第一介质氧化层，32为第二介质氧化层，33为第三介质氧化层，41为多晶硅电极，42为控制栅多晶硅电极，51为纵向场板的表面金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
实施例1所述的一种体内异性掺杂的功率半导体器件，如图1所示，具体包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13、第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23、第二导电类型漏端重掺杂区24、第一介质氧化层31、第二介质氧化层32、第三介质氧化层33、多晶硅电极41、控制栅多晶硅电极42；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，第二导电类型漏端重掺杂区24位于第一导电类型阱区22中；第二介质氧化层32位于第一导电类型阱区12上方，并且其左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；
第一介质氧化层31和多晶硅电极41构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区21中，形成具有多个等势浮空槽的耐压层，每一个等势浮空槽周围覆盖第一导电类型漂移区15；分布在整个第二导电类型漂移区21中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向。
第二导电类型半导体21深度大于纵向浮空场板的深度，纵向浮空场板底端与第一导电类型半导体衬底11之间留有一段间距，形成底部的导电通路。
纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
本发明基本工作原理如下：以第一导电类型半导体材料为P型为例，在不加栅压的情况下，第二导电类型漂移区21与第一导电类型阱区12构成的PN结在反向电压Vd作用下开始耗尽，同时第一导电类型半导体衬底11与第二导电类型漂移区21构成的PN结也在漏压下开始耗尽。同时，纵向场板中的浮空电极对漂移区有辅助耗尽的作用，使得表面电场分布均匀，其中击穿电压大部分由介质层承担，由于二氧化硅介电系数小于硅的介电系数，器件耐压大大提高，提高了器件的击穿电压。当栅极偏置电压Vg大于阈值电压时，第一导电类型阱区12靠近第二介质氧化层32的表面出现反型层电子，从而使得源漏导通。
如图5所示，为实施例1的制造方法，包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：在第一导电类型衬底11上方注入推结得到第二导电类型漂移区21；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成槽；
步骤4：在槽壁形成第一导电类型多晶，氧化形成第一介质氧化层，第一导电类型漂移区15则附着在槽壁外侧，淀积多晶并刻蚀至硅平面；
步骤5：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤6：热氧化形成第二介质氧化层32，并淀积刻蚀形成第三介质氧化层33；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区12；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤9：注入激活形成第一导电类型源端重掺杂区13，第二导电类型源端重掺杂区23与第二导电类型漏端重掺杂区24。
需要注意的是：
步骤4第一导电类型多晶可以采用薄多晶，在氧化形成介质后再氧化形成氧化层从而控制氧化层厚度。
步骤2中通过注入并推结形成的第二导电类型漂移区21通过外延的方法得到；
步骤6中通过注入并推结而得到的第一导电类型阱区12与第二导电类型阱区22，通过多次不同能量的注入并激活来形成。
步骤3中深槽由漂移区厚度决定，以保证全耗尽；
本工艺适用于SiC、GaN等宽禁带半导体和其他类型半导体。
实施例2
如图2所示，为实施例2的一种体内异性掺杂的功率半导体器件结构示意图，本例与实施例1的结构不同在于，第二导电类型漂移区21内部引入了第一导电类型电场钳位层14，即Ptop层。Ptop的引入带来了双电荷自平衡，MIS电极高电位辅助耗尽P型杂质，低电位辅助耗尽N型杂质，同时P型杂质和N型杂质之间可以相互耗尽，因此可以大大增大漂移区浓度，从而降低比导通电阻。同时，Ptop保证了耗尽的连续性，具有钳位表面电场的作用，使得在很宽的漂移区浓度内保持高的击穿电压，具有高容差性。工艺上和第一导电类型阱区采用同一张版，利用场氧化层的阻挡作用，高能注入形成，不需要额外的版次。
实施例3
如图3所示，为实施例3的一种体内异性掺杂的功率半导体器件结构示意图，本例与实施例1的结构不同在于，纵向浮空场板的底部穿过槽底注入形成第二导电类型埋层25。本例中第二导电类型埋层25在槽底引入低阻导电通路，进一步降低器件电阻，提高器件电流，其工作原理与实施例1基本相同。
实施例4
如图4所示，为实施例4的一种体内异性掺杂的功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件为SOI器件而不是体硅器件，浮空场板均匀分布在第二导电类型漂移区21中，其工作原理与实施例1基本相同。
Claims (10)
1.一种体内异性掺杂的功率半导体器件，其特征在于包括：
第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型源端重掺杂区(13)、第二导电类型漂移区(21)、第二导电类型阱区(22)、第二导电类型源端重掺杂区(23)、第二导电类型漏端重掺杂区(24)、第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)、多晶硅电极(41)、控制栅多晶硅电极(42)；
其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第二导电类型阱区(22)位于第二导电类型漂移区(21)的右侧，第一导电类型阱区(12)位于第二导电类型漂移区(21)的左侧，第一导电类型源端重掺杂区(13)和第二导电类型源端重掺杂区(23)位于第一导电类型阱区(12)中，第二导电类型漏端重掺杂区(24)位于第一导电类型阱区(22)中；第二介质氧化层(32)位于第一导电类型阱区(12)上方，并且其左端与第二导电类型源端重掺杂区(23)相接触，右端与第二导电类型漂移区(21)相接触；第三介质氧化层(33)位于第二介质氧化层(32)与第二导电类型漏端重掺杂区(24)之间的第二导电类型漂移区(21)的上表面；控制栅多晶硅电极(42)覆盖在第二介质氧化层(32)的上表面并部分延伸至第三介质氧化层(33)的上表面；
第一介质氧化层(31)和多晶硅电极(41)构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区(21)中，形成具有多个等势浮空槽的耐压层，每一个等势浮空槽周围覆盖第一导电类型漂移区(15)；分布在整个第二导电类型漂移区(21)中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向。
2.根据权利要求1所述的一种体内异性掺杂的功率半导体器件，其特征在于：第二导电类型半导体(21)深度大于纵向浮空场板的深度，纵向浮空场板底端与第一导电类型半导体衬底(11)之间留有一段间距，形成底部的导电通路。
3.根据权利要求1所述的一种体内异性掺杂的功率半导体器件，其特征在于：纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
4.根据权利要求1所述的一种体内异性掺杂的功率半导体器件，其特征在于：第二导电类型漂移区(21)内部引入了第一导电类型电场钳位层(14)，即Ptop层。
5.根据权利要求1所述的一种体内异性掺杂的功率半导体器件，其特征在于：纵向浮空场板的底部穿过槽底注入形成第二导电类型埋层(25)。
6.根据权利要求1所述的一种体内异性掺杂的功率半导体器件，其特征在于：所述器件为SOI器件。
7.权利要求1所述的一种体内异性掺杂的功率半导体器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一类导电类型半导体衬底(11)；
步骤2：在第一导电类型衬底(11)上方注入推结得到第二导电类型漂移区(21)；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成槽；
步骤4：在槽壁形成第一导电类型多晶，氧化形成第一介质氧化层，第一导电类型漂移区(15)则附着在槽壁外侧，淀积多晶并刻蚀至硅平面；
步骤5：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；
步骤6：热氧化形成第二介质氧化层(32)，并淀积刻蚀形成第三介质氧化层(33)；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区(12)；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极(42)；
步骤9：注入激活形成第一导电类型源端重掺杂区(13)，第二导电类型源端重掺杂区(23)与第二导电类型漏端重掺杂区(24)。
8.根据权利要求7所述的一种体内异性掺杂的功率半导体器件的制造方法，其特征在于：步骤4第一导电类型多晶，在氧化形成介质后再氧化形成氧化层从而控制氧化层厚度。
9.根据权利要求7所述的一种体内异性掺杂的功率半导体器件的制造方法，其特征在于：步骤2中通过注入并推结形成的第二导电类型漂移区(21)通过外延的方法得到。
10.根据权利要求7至9所述的一种体内异性掺杂的功率半导体器件的制造方法在制备SiC、GaN宽禁带半导体的应用。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110955840.3A CN113659009B (zh) | 2021-08-19 | 2021-08-19 | 体内异性掺杂的功率半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110955840.3A CN113659009B (zh) | 2021-08-19 | 2021-08-19 | 体内异性掺杂的功率半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113659009A true CN113659009A (zh) | 2021-11-16 |
| CN113659009B CN113659009B (zh) | 2023-05-26 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110955840.3A Active CN113659009B (zh) | 2021-08-19 | 2021-08-19 | 体内异性掺杂的功率半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113659009B (zh) |
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