CN113823694B - 集成亚微米超结的横向功率半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种集成亚微米超结的横向功率半导体器件及其制造方法，包括第一导电类型埋层和第二导电类型埋层使用高能注入形成体内微米级超结，表面亚微米超结在埋层注入后使用较低能量的高能注入透过场氧化层形成，亚微米超结位于第二导电类型埋层上方；第一导电类型埋层和第二导电类型埋层在关态时优化器件表面电场保证器件耐压的同时，提高第一导电类型漂移区掺杂浓度。体内埋层超结主要起改善体内电场的作用，提高器件的耐压。亚微米超结的引入主要起提供表面低阻通路的作用，超结的条宽越窄，掺杂浓度越高，比导通电阻越低，在亚微米的条件下超结的浓度可以达到1e17量级，大幅提高超结第一导电类型条的掺杂浓度，降低器件比导通电阻。
Description
技术领域
本发明属于半导体工艺制造技术领域，涉及一种集成亚微米超结的横向功率半导体器件及其制造方法。
背景技术
高压LDMOS因其输入阻抗高、损耗低、开关速度快、安全工作区宽的特性和易于集成的特点，一直作为功率集成电路中的核心器件，广泛用于移动通信、汽车电子、LED照明等各个领域中。横向器件由于源极、栅极、漏极都在同一表面，易于通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要求器件具有高的击穿电压，低的比导通电阻。常用的技术包括横向超结和表面场降低(RESURF)技术，都是通过在漂移区中引入相反的电荷补偿层，在关态时与漂移区相互耗尽达到优化电场并增加漂移区掺杂浓度的目的，从而降低开态时的比导通电阻。但由于JFET效应的影响，常规超结的条宽不能做到很窄，浓度无法进一步提高，其对器件性能的改善已经越来越接近极限，如何提高超结的掺杂浓度，在保证耐压的同时进一步降低比导通电阻，是器件改进的核心问题。
发明内容
本发明针对背景技术的不足之处，提出一种集成亚微米超结的横向功率半导体器件及其制造方法，在具有微米级超结埋层的基础上，在表面引入亚微米超结，提高了超结的浓度，进一步降低比导通电阻。
为实现上述发明目的，本发明技术方案如下：
一种集成亚微米超结的横向功率半导体器件，包括：
第一导电类型衬底11、第二导电类型漂移区21、第一导电类型阱区12、第二导电类型阱区22，第一导电类型埋层14、第二导电类型埋层24、第一导电类型top层15、第二导电类型top层25，第一导电类型重掺杂区13，第二导电类型重掺杂区23和第二导电类型埋层24，第一介质栅氧化层31、第二介质氧化层32，控制栅多晶硅电极41；
其中，第二导电类型漂移区21位于第一导电类型衬底11上方，第一导电类阱区12位于第二导电类型漂移区21中左侧且与第一导电类型衬底11相连，第二导电类型阱区22位于第二导电类型漂移区21右侧；第二导电类型漏端重掺杂区26位于第二导电类型阱区22中，第一导电类型阱区12中设有第一导电类型重掺杂区13、第二导电类型重掺杂区23；第一介质栅氧化层31位于第一导电类型阱区12上方且部分位于第二导电类型漂移区21上方，第二介质氧化层32位于第二导电类型漂移区21上方；控制栅多晶硅电极41覆盖在第一介质栅氧化层31的上表面并部分延伸至第二介质氧化层32的上表面；
第一导电类型埋层14和第二导电类型埋层24形成的体内超结位于第二导电类型漂移区 21中，第一导电类型top层15和第二导电类型top层25形成的亚微米超结位于第二导电类型埋层24上方，且两种超结之间有间距或连接在一起。
作为优选方式，亚微米超结穿过场氧注入，并采用采用单次无推结注入。避免其形貌发生改变。
作为优选方式，第一导电类型埋层14、第二导电类型埋层24、第一导电类型top层15、第二导电类型top层25均使用厚度大于6微米的光刻胶阻挡高能注入。
作为优选方式，亚微米超结结深为0.2μm-0.5μm之间，其浓度大于1e17cm-2量级。大大降低比导通电阻。
作为优选方式，所述器件为SOI器件。
作为优选方式，漂移区中的亚微米超结分为两段；或者/并且体内超结分为两段。
作为优选方式，第二导电类型top层25向左右方向延伸至超过第一导电类型top层15。
作为优选方式，亚微米超结为半超结，其长度从源端到第二导电类型漂移区21的中间位置。
本发明还提供一种集成亚微米超结的横向功率半导体器件的制造方法，包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：在第一导电类型衬底11上方注入推结得到第二导电类型漂移区21；
步骤3：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22和第一导电类型阱区12；
步骤4：热氧化形成第二介质氧化层32；
步骤5：利用大于6微米厚的光刻胶阻挡，通过高能注入推结形成第一导电类型埋层14 和第二导电类型埋层24；
步骤6：利用大于3微米厚的刻胶阻挡，通过单次注入不推结第一导电类型top层15和第二导电类型top层25；
步骤7：淀积多晶硅并刻蚀，形成控制栅多晶硅电极41；
步骤8：注入激活形成第一导电类型重掺杂区13，第二导电类型重掺杂区23与第二导电类型埋层24。
作为优选方式，所述集成亚微米超结的横向功率半导体器件的制造方法进一步为：步骤2第二导电类型漂移区21通过外延的方式得到；并且/或者步骤6的注入在步骤7栅多晶形成之后注入。
作为优选方式，第一导电类型阱区12、第二导电类型阱区22可通过一次或多次不同能量注入得到。
作为优选方式，第一导电类型top层15和第二导电类型top层25通过单次注入得到，并与第一导电类型埋层14和第二导电类型24采用同一张掩模版。
作为优选方式，第一导电类型衬底11也可以是SOI或蓝宝石等其他介质或半导体材料衬底。
本发明的有益效果为：在具有微米级超结埋层的基础上，在表面引入亚微米超结。体内埋层微米超结主要起改善体内电场的作用，提高器件的耐压。亚微米超结的引入主要起提供表面低阻通路的作用，超结的条宽越窄，掺杂浓度越高，比导通电阻越低，在亚微米的条件下超结的浓度可以达到1e17量级，大幅提高超结第一导电类型条的掺杂浓度，降低器件比导通电阻。工艺上，亚微米超结和微米超结埋层采用同一张版，利用场氧化层的阻挡作用，高能注入形成，不需要额外的版次。
附图说明
图1(a)为实施例1的一种集成亚微米超结的横向功率半导体器件结构主视图；
图1(b)为实施例1的一种集成亚微米超结的横向功率半导体器件结构侧视图；
图2为实施例2的一种集成亚微米超结的横向功率半导体器件结构示意图；
图3为实施例3的一种集成亚微米超结的横向功率半导体器件结构示意图；
图4为实施例4的一种集成亚微米超结的横向功率半导体器件结构示意图；
图5为实施例5的一种集成亚微米超结的横向功率半导体器件结构示意图；
图6为实施例6的一种集成亚微米超结的横向功率半导体器件结构示意图；
图7(a)-图7(h)为实施例1所述器件的工艺流程示意图；
11为第一导电类型衬底，12为第一导电类型阱区，13为第一导电类型重掺杂区，14为第一导电类型埋层，15为第一导电类型top层，21为第二导电类型漂移区，22为第二导电类型阱区，23为第二导电类型重掺杂区，24为第二导电类型埋层，25为第二导电类型top层，26是第二导电类型漏端重掺杂区，31为第一介质栅氧化层，32为第二介质氧化层，41为控制栅多晶硅电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
实施例1所述的一种集成亚微米超结的横向功率半导体器件，如图1(a)和图1(b)所示，具体包括：
一种集成亚微米超结的横向功率半导体器件，包括：
第一导电类型衬底11、第二导电类型漂移区21、第一导电类型阱区12、第二导电类型阱区22，第一导电类型埋层14、第二导电类型埋层24、第一导电类型top层15、第二导电类型top层25，第一导电类型重掺杂区13，第二导电类型重掺杂区23和第二导电类型埋层24，第一介质栅氧化层31、第二介质氧化层32，控制栅多晶硅电极41；
其中，第二导电类型漂移区21位于第一导电类型衬底11上方，第一导电类阱区12位于第二导电类型漂移区21中左侧且与第一导电类型衬底11相连，第二导电类型阱区22位于第二导电类型漂移区21右侧；第二导电类型漏端重掺杂区26位于第二导电类型阱区22中，第一导电类型阱区12中设有第一导电类型重掺杂区13、第二导电类型重掺杂区23；第一介质栅氧化层31位于第一导电类型阱区12上方且部分位于第二导电类型漂移区21上方，第二介质氧化层32位于第二导电类型漂移区21上方；控制栅多晶硅电极41覆盖在第一介质栅氧化层31的上表面并部分延伸至第二介质氧化层32的上表面；
第一导电类型埋层14和第二导电类型埋层24形成的体内超结位于第二导电类型漂移区 21中，第一导电类型top层15和第二导电类型top层25形成的亚微米超结位于第二导电类型埋层24上方，且两种超结之间有间距或连接在一起。
亚微米超结透过场氧高能注入，并采用采用单次无推结注入，避免其形貌发生改变。
第一导电类型埋层14、第二导电类型埋层24、第一导电类型top层15、第二导电类型top 层25均使用厚度大于6微米的光刻胶阻挡高能注入。
亚微米超结结深为0.2μm-0.5μm之间，其浓度可以达到1e17cm-2量级，大大降低比导通电阻。
第一导电类型阱区12、第二导电类型阱区22可通过一次或多次不同能量注入得到。
其基本工作原理如下：以第一导电类型半导体材料为P型为例，在不加栅压的情况下，第二导电类型漂移区21与第一导电类型阱区12构成的PN结在反向电压Vd作用下开始耗尽，同时第一导电类型衬底11与第二导电类型漂移区21构成的PN结也在漏压下开始耗尽。同时，体内埋层微米级超结起到调制电场的作用，使得表面电场分布均匀，提高了器件的击穿电压。当栅极偏置电压Vg大于阈值电压时，第一导电类型阱区12靠近第二介质氧化层32的表面出现反型层电子，从而使得源漏导通。由于表面亚微米超结的存在，其表面的浓度大大提高，达到1e17cm-2量级，器件在保证了高耐压的同时，降低比导通电阻。综上所述，本发明所提出的一种集成亚微米超结的横向功率半导体器件较常规具有更高的击穿电压和更低的比导通电阻。
如图7(a)-图7(h)所示，为本发明实施例1的工艺流程示意图，具体包括以下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：在第一导电类型衬底11上方注入推结得到第二导电类型漂移区21；
步骤3：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22和第一导电类型阱区12；
步骤4：热氧化形成第二介质氧化层32；
步骤5：利用大于6微米厚的光刻胶阻挡，通过高能注入推结形成第一导电类型埋层14 和第二导电类型埋层24；
步骤6：利用大于3微米厚的刻胶阻挡，通过单次注入不推结第一导电类型top层15和第二导电类型top层25；
步骤7：淀积多晶硅并刻蚀，形成控制栅多晶硅电极41；
步骤8：注入激活形成第一导电类型重掺杂区13，第二导电类型重掺杂区23与第二导电类型埋层24。
需要注意的是：
一导电类型top层15和第二导电类型top层25通过单次注入得到，并与第一导电类型埋层14和第二导电类型24采用同一张掩模版。
第一导电类型衬底11也可以是SOI或蓝宝石等其他介质或半导体材料衬底。
步骤2第二导电类型漂移区21通过外延的方式得到；并且/或者步骤6的注入在步骤7 栅多晶形成之后注入。
实施例2
如图2所示，为实施例2的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件表面的亚微米超结经过N次高能注入形成，其超结可以根据需求定义。由于多重亚微米超结的引入，比导通电阻进一步降低，并且不需要增加额外的版次。其工作原理与实施例1基本相同。
实施例3
如图3所示，为实施例3的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件为SOI器件，而非体硅器件，其工作原理与实施例 1基本相同。
实施例4
如图4所示，为实施例4的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，漂移区中的微米级超结分为两段，可以在关态下引入额外的电场峰值，使器件表面场更均匀，达到进一步优化器件电场的目的。其余工作原理和实施例 1相同。
实施例5
如图5所示，为实施例5的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，第二导电类型top层25向左右方向延伸至超过第一导电类型 top层15。可以达到抑制三维JFET效应的效果，从而降低比导通电阻。其余工作原理和实施例1相同。
实施例6
如图6所示，为实施例6的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，表面的亚微米超结为半超结，其长度从源端到第二导电类型漂移区21的中间位置。在靠近漏端的地方引入更多的第二导电类型掺杂，以优化表面场并获得更低的比导通电阻。其余工作原理和实施例1相同。
Claims (10)
1.一种集成亚微米超结的横向功率半导体器件，其特征在于包括：
第一导电类型衬底(11)、第二导电类型漂移区(21)、第一导电类型阱区(12)、第二导电类型阱区(22)，第一导电类型埋层(14)、第二导电类型埋层(24)、第一导电类型top层(15)、第二导电类型top层(25)，第一导电类型重掺杂区(13)，第二导电类型重掺杂区(23)，第一介质栅氧化层(31)、第二介质氧化层(32)，控制栅多晶硅电极(41)；
其中，第二导电类型漂移区(21)位于第一导电类型衬底(11)上方，第一导电类型阱区(12)位于第二导电类型漂移区(21)中左侧且与第一导电类型衬底(11)相连，第二导电类型阱区(22)位于第二导电类型漂移区(21)右侧；第二导电类型漏端重掺杂区(26)位于第二导电类型阱区(22)中，第一导电类型阱区(12)中设有第一导电类型重掺杂区(13)、第二导电类型重掺杂区(23)；第一介质栅氧化层(31)位于第一导电类型阱区(12)上方且部分位于第二导电类型漂移区(21)上方，第二介质氧化层(32)位于第二导电类型漂移区(21)上方；控制栅多晶硅电极(41)覆盖在第一介质栅氧化层(31)的上表面并部分延伸至第二介质氧化层(32)的上表面；
第一导电类型埋层(14)和第二导电类型埋层(24)形成的体内超结位于第二导电类型漂移区(21)中，第一导电类型top层(15)位于第二导电类型top层(25)的上方，第一导电类型top层(15)和第二导电类型top层(25)形成的亚微米超结位于第二导电类型埋层(24)上方，且两种超结之间有间距或连接在一起。
2.根据权利要求1所述的一种集成亚微米超结的横向功率半导体器件，其特征在于：亚微米超结穿过场氧注入，并采用采用单次无推结注入。
3.根据权利要求1所述的一种集成亚微米超结的横向功率半导体器件，其特征在于：第一导电类型埋层(14)、第二导电类型埋层(24)、第一导电类型top层(15)、第二导电类型top层(25)均使用厚度大于6微米的光刻胶阻挡高能注入。
4.根据权利要求1所述的一种集成亚微米超结的横向功率半导体器件，其特征在于：亚微米超结结深为0.2μm-0.5μm之间，其浓度大于1e17cm-2量级。
5.根据权利要求1所述的一种集成亚微米超结的横向功率半导体器件，其特征在于：所述器件为SOI器件。
6.根据权利要求1所述的一种集成亚微米超结的横向功率半导体器件，其特征在于：漂移区中的亚微米超结分为两段；或者/并且体内超结分为两段。
7.根据权利要求1所述的一种集成亚微米超结的横向功率半导体器件，其特征在于：第二导电类型top层(25)向左右方向延伸至超过第一导电类型top层(15)。
8.根据权利要求1所述的一种集成亚微米超结的横向功率半导体器件，其特征在于：亚微米超结为半超结，其长度从源端到第二导电类型漂移区(21)的中间位置。
9.根据权利要求1所述的一种集成亚微米超结的横向功率半导体器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一导电类型衬底(11)；
步骤2：在第一导电类型衬底(11)上方注入推结得到第二导电类型漂移区(21)；
步骤3：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；形成第一导电类型阱区(12)；
步骤4：热氧化形成第二介质氧化层(32)；
步骤5：利用大于6微米厚的光刻胶阻挡，通过高能注入推结形成第一导电类型埋层(14)和第二导电类型埋层(24)；
步骤6：利用大于3微米厚的光刻胶阻挡，通过单次注入不推结形成第一导电类型top层(15)和第二导电类型top层(25)；
步骤7：淀积多晶硅并刻蚀，形成控制栅多晶硅电极(41)；
步骤8：注入激活形成第一导电类型重掺杂区(13)，第二导电类型重掺杂区(23)与第二导电类型漏端重掺杂区(26)。
10.根据权利要求9所述的一种集成亚微米超结的横向功率半导体器件的制造方法，其特征在于：步骤2第二导电类型漂移区(21)通过外延的方式得到；
并且/或者步骤6的注入在步骤7栅多晶形成之后注入。
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