CN116864397A - 一种超结mosfet的制备方法 - Google Patents
一种超结mosfet的制备方法 Download PDFInfo
- Publication number
- CN116864397A CN116864397A CN202311135143.9A CN202311135143A CN116864397A CN 116864397 A CN116864397 A CN 116864397A CN 202311135143 A CN202311135143 A CN 202311135143A CN 116864397 A CN116864397 A CN 116864397A
- Authority
- CN
- China
- Prior art keywords
- manufacturing
- doping
- junction mosfet
- super junction
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 26
- 230000005684 electric field Effects 0.000 claims abstract description 16
- 238000001465 metallisation Methods 0.000 claims abstract description 11
- 238000005260 corrosion Methods 0.000 claims abstract description 7
- 230000007797 corrosion Effects 0.000 claims abstract description 7
- 238000005538 encapsulation Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 47
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 claims description 30
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 20
- 238000004140 cleaning Methods 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 238000004806 packaging method and process Methods 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- JJLJMEJHUUYSSY-UHFFFAOYSA-L Copper hydroxide Chemical compound [OH-].[OH-].[Cu+2] JJLJMEJHUUYSSY-UHFFFAOYSA-L 0.000 claims description 3
- 239000005750 Copper hydroxide Substances 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910001956 copper hydroxide Inorganic materials 0.000 claims description 3
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 239000000243 solution Substances 0.000 description 25
- 230000015556 catabolic process Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Thyristors (AREA)
Abstract
本发明公开了一种超结MOSFET的制备方法，S1、准备基底和底座材料；S2、构建N型漂移区；S3、堆叠栅极；S4、制造沟槽栅；S5、引入低掺杂层或本征层；S6、衬底掺杂；S7、金属化和封装，本发明通过优化超结MOSFET的制备过程，优化沟槽制造过程中的腐蚀步骤，从而减少制备难度。同时，引入低掺杂层或本征层能够降低漂移区的横向电场，提高器件的耐压能力。沟槽栅结构有利于降低比导通电阻，并且位于P柱与N柱之间的低掺杂层或本征层包裹沟槽栅底部拐角处，也有助于降低拐角处电场，提高器件的耐压和可靠性。
Description
技术领域
本发明涉及半导体器件制造技术领域，尤其是一种超结MOSFET的制备方法。
背景技术
超结MOSFET 在耐压层引入高浓度等量异型电荷，满足电荷平衡，产生二维场，将场优化从表面引入体内，增加了器件的耐压并大大降低了器件的导通电阻。为了实现更低的比导通电阻，超结器件的发展趋势是不断提高PN柱掺杂浓度。但是，由于超结MOSFET 漂移区电场可以看成横向电场和纵向电场的叠加，因此在P、N 柱较高浓度掺杂的情况下，超结器件的击穿电压也会受横向电场峰值的限制。如果横向电场峰值超过了临界击穿电场Ec，则器件会发生横向击穿。因此，当纵向电场优化后，横向电场就成为提高超结器件耐压的瓶颈。受到PN柱之间横向击穿的限制，提高PN柱掺杂浓度就需要缩小PN 柱横向尺寸，目前最先进的超结器件，其元胞pitch已下降到接近5μm。在这种情况下，如采用挖槽填充工艺，挖槽深宽比将达到甚至超过10：1，器件的制备更加困难。
发明内容
本发明为了解决上述存在的技术问题，提供一种超结MOSFET的制备方法。
本发明的技术方案是这样实现的：一种超结MOSFET的制备方法，包括以下步骤：
S1、准备基底和底座材料：准备氧化锆基底材料，并进行表面清洁和处理；S2、构建N型漂移区：通过在衬底上进行N型掺杂，形成N型漂移区，掺杂过程通常使用离子注入或扩散工艺；
S3、堆叠栅极：在漂移区上方沉积多层栅极材料，包括绝缘层和金属电极，绝缘层通常是二氧化硅或高介电常数的材料；
S4、制造沟槽栅：使用光刻和湿法腐蚀技术在栅极上创建沟槽结构，这些沟槽被用来引入高浓度异形电荷，并将二维场从表面引入器件内部；
S5、引入低掺杂层或本征层：在P柱与N柱之间引入低掺杂层或本征层，以降低漂移区的横向电场，掺杂层通常是通过离子注入或扩散工艺实现的；
S6、衬底掺杂：在衬底上进行掺杂，形成P+和N+型区域，用作源和漏；
S7、金属化和封装：在器件上金属化，以形成电极和联系，然后进行封装，以保护器件并提供引脚接口。
所述S1中氧化锆基底厚度为在280μm。
所述S2中N型漂移区掺杂浓度为10^15/cm^3到10^16/cm^3之间，掺杂深度约为2μm到10μm。
所述S3中绝缘层为二氧化硅，其厚度为100nm到500nm。金属电极通常是铝或铜，其厚度约为0.5μm到1μm。
所述S4中沟槽的深度通常在0.2μm到0.5μm之间，宽度与深度的比例1：10；
所述S5中掺杂层掺杂浓度在10^13/cm^3到10^14/cm^3之间，掺杂层的厚度约为0.1μm到0.3μm。
所述S6中P+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度约为0.5μm到1μm；N+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度约为0.2μm到0.5μm。
所述S4中沟槽的制造方法包括以下步骤：
SS1、湿法腐蚀：将经过光刻处理的器件放入腐蚀液中，使用氢氧化钠（NaOH）或氢氧化铜（CuOH），腐蚀液的浓度为0.8 M至3M，腐蚀液的温度为55℃到65℃；
SS2、控制腐蚀时间：通过控制腐蚀的时间，可以使沟槽达到所需的深度，根据腐蚀液浓度与腐蚀液温度调整腐蚀时间；
SS3、清洗和去除光刻胶：腐蚀完成后，需要对器件进行适当的清洗，以去除残留的腐蚀液和光刻胶。
有益效果
本发明通过优化超结MOSFET的制备过程，优化沟槽制造过程中的腐蚀步骤，从而减少制备难度。同时，引入低掺杂层或本征层能够降低漂移区的横向电场，提高器件的耐压能力。沟槽栅结构有利于降低比导通电阻，并且位于P柱与N柱之间的低掺杂层或本征层包裹沟槽栅底部拐角处，也有助于降低拐角处电场，提高器件的耐压和可靠性。
附图说明
图1为本发明一种超结MOSFET的制备方法的流程图。
具体实施方式
为使得本发明的目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1所示，一种超结MOSFET的制备方法，包括以下步骤：
S1、准备基底和底座材料：准备氧化锆基底材料，并进行表面清洁和处理；S2、构建N型漂移区：通过在衬底上进行N型掺杂，形成N型漂移区，掺杂过程通常使用离子注入或扩散工艺；
S3、堆叠栅极：在漂移区上方沉积多层栅极材料，包括绝缘层和金属电极，绝缘层通常是二氧化硅或高介电常数的材料；
S4、制造沟槽栅：使用光刻和湿法腐蚀技术在栅极上创建沟槽结构，这些沟槽被用来引入高浓度异形电荷，并将二维场从表面引入器件内部；这有助于提高MOSFET的耐压能力和导通电阻。
S5、引入低掺杂层或本征层：在P柱与N柱之间引入低掺杂层或本征层，以降低漂移区的横向电场，掺杂层通常是通过离子注入或扩散工艺实现的；这有助于提高超结MOSFET的耐压。
S6、衬底掺杂：在衬底上进行掺杂，形成P+和N+型区域，用作源和漏；这有助于形成电子和空穴注入的区域。
S7、金属化和封装：在器件上金属化，以形成电极和联系，然后进行封装，以保护器件并提供引脚接口。
所述S1中氧化锆基底厚度为在280μm。
所述S2中N型漂移区掺杂浓度为10^15/cm^3到10^16/cm^3之间，掺杂深度约为2μm到10μm。
所述S3中绝缘层为二氧化硅，其厚度为100nm到500nm。金属电极通常是铝或铜，其厚度约为0.5μm到1μm。
所述S4中沟槽的深度通常在0.2μm到0.5μm之间，宽度与深度的比例1：10；
所述S5中掺杂层掺杂浓度在10^13/cm^3到10^14/cm^3之间，掺杂层的厚度约为0.1μm到0.3μm。
所述S6中P+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度约为0.5μm到1μm；N+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度约为0.2μm到0.5μm。
所述S4中沟槽的制造方法包括以下步骤：
SS1、湿法腐蚀：将经过光刻处理的器件放入腐蚀液中，使用氢氧化钠（NaOH）或氢氧化铜（CuOH），腐蚀液的浓度为0.8 M至3M，腐蚀液的温度为55℃到65℃；
SS2、控制腐蚀时间：通过控制腐蚀的时间，可以使沟槽达到所需的深度，根据腐蚀液浓度与腐蚀液温度调整腐蚀时间；
SS3、清洗和去除光刻胶：腐蚀完成后，需要对器件进行适当的清洗，以去除残留的腐蚀液和光刻胶。
实施例一
本实施例中的超结MOSFET耐压性最高。
一种超结MOSFET的制备方法，包括以下步骤：
S1、准备基底和底座材料：准备氧化锆基底材料，并进行表面清洁和处理；S2、构建N型漂移区：通过在衬底上进行N型掺杂，形成N型漂移区，掺杂过程通常使用离子注入或扩散工艺；
S3、堆叠栅极：在漂移区上方沉积多层栅极材料，包括绝缘层和金属电极，绝缘层通常是二氧化硅或高介电常数的材料；
S4、制造沟槽栅：使用光刻和湿法腐蚀技术在栅极上创建沟槽结构，这些沟槽被用来引入高浓度异形电荷，并将二维场从表面引入器件内部；这有助于提高MOSFET的耐压能力和导通电阻。
S5、引入低掺杂层或本征层：在P柱与N柱之间引入低掺杂层或本征层，以降低漂移区的横向电场，掺杂层通常是通过离子注入或扩散工艺实现的；这有助于提高超结MOSFET的耐压。
S6、衬底掺杂：在衬底上进行掺杂，形成P+和N+型区域，用作源和漏；这有助于形成电子和空穴注入的区域。
S7、金属化和封装：在器件上金属化，以形成电极和联系，然后进行封装，以保护器件并提供引脚接口。
所述S1中氧化锆基底厚度为在280μm。
所述S2中N型漂移区掺杂浓度为10^16/cm^3之间，掺杂深度约为6μm。
所述S3中绝缘层为二氧化硅，其厚度为120nm。金属电极通常是铝，其厚度约为0.5μm。
所述S4中沟槽的深度为0.5μm，宽度与深度的比例1：10；
所述S5中掺杂层掺杂浓度为10^13/cm^3，掺杂层的厚度约为0.2μm。
所述S6中P+区域的掺杂浓度为10^20/cm^3，厚度约为0.5μm；N+区域的掺杂浓度为10^20/cm^3，厚度约为0.4μm。
所述S4中沟槽的制造方法包括以下步骤：
SS1、湿法腐蚀：将经过光刻处理的器件放入腐蚀液中，使用氢氧化钠（NaOH），腐蚀液的浓度为1M，腐蚀液的温度为55℃；
SS2、控制腐蚀时间：通过控制腐蚀的时间，可以使沟槽达到所需的深度，根据腐蚀液浓度与腐蚀液温度调整腐蚀时间，当腐蚀液浓度与温度为SS1中的数值时，腐蚀时间即为25s；
SS3、清洗和去除光刻胶：腐蚀完成后，需要对器件进行适当的清洗，以去除残留的腐蚀液和光刻胶。
实施例二
本实施例中的超结MOSFET的制备时间最短。
一种超结MOSFET的制备方法，包括以下步骤：
S1、准备基底和底座材料：准备氧化锆基底材料，并进行表面清洁和处理；S2、构建N型漂移区：通过在衬底上进行N型掺杂，形成N型漂移区，掺杂过程通常使用离子注入或扩散工艺；
S3、堆叠栅极：在漂移区上方沉积多层栅极材料，包括绝缘层和金属电极，绝缘层通常是二氧化硅或高介电常数的材料；
S4、制造沟槽栅：使用光刻和湿法腐蚀技术在栅极上创建沟槽结构，这些沟槽被用来引入高浓度异形电荷，并将二维场从表面引入器件内部；这有助于提高MOSFET的耐压能力和导通电阻。
S5、引入低掺杂层或本征层：在P柱与N柱之间引入低掺杂层或本征层，以降低漂移区的横向电场，掺杂层通常是通过离子注入或扩散工艺实现的；这有助于提高超结MOSFET的耐压。
S6、衬底掺杂：在衬底上进行掺杂，形成P+和N+型区域，用作源和漏；这有助于形成电子和空穴注入的区域。
S7、金属化和封装：在器件上金属化，以形成电极和联系，然后进行封装，以保护器件并提供引脚接口。
所述S1中氧化锆基底厚度为在280μm。
所述S2中N型漂移区掺杂浓度为10^15/cm^3，掺杂深度约为2μm到10μm。
所述S3中绝缘层为二氧化硅，其厚度为100nm。金属电极为铝，其厚度约为0.5μm。
所述S4中沟槽的深度为0.5μm，宽度与深度的比例1：10；
所述S5中掺杂层掺杂浓度为10^13/cm^3，掺杂层的厚度约为0.1μm。
所述S6中P+区域的掺杂浓度通常为10^19/cm^3，厚度约为0.5μm；N+区域的掺杂浓度通常为10^19/cm^3，厚度约为0.2μm。
所述S4中沟槽的制造方法包括以下步骤：
SS1、湿法腐蚀：将经过光刻处理的器件放入腐蚀液中，使用氢氧化钠（NaOH），腐蚀液的浓度为3M，腐蚀液的温度为65℃；
SS2、控制腐蚀时间：通过控制腐蚀的时间，可以使沟槽达到所需的深度，根据腐蚀液浓度与腐蚀液温度调整腐蚀时间，当腐蚀液浓度与温度为SS1中的数值时，腐蚀时间即为6s；
SS3、清洗和去除光刻胶：腐蚀完成后，需要对器件进行适当的清洗，以去除残留的腐蚀液和光刻胶。
Claims (8)
1.一种超结MOSFET的制备方法，其特征在于：包括以下步骤：
S1、准备基底和底座材料：准备氧化锆基底材料，并进行表面清洁和处理；S2、构建N型漂移区：通过在衬底上进行N型掺杂，形成N型漂移区，掺杂过程通常使用离子注入或扩散工艺；
S3、堆叠栅极：在漂移区上方沉积多层栅极材料，包括绝缘层和金属电极，绝缘层通常是二氧化硅或高介电常数的材料；
S4、制造沟槽栅：使用光刻和湿法腐蚀技术在栅极上创建沟槽结构，这些沟槽被用来引入高浓度异形电荷，并将二维场从表面引入器件内部；
S5、引入低掺杂层或本征层：在P柱与N柱之间引入低掺杂层或本征层，以降低漂移区的横向电场，掺杂层通常是通过离子注入或扩散工艺实现的；
S6、衬底掺杂：在衬底上进行掺杂，形成P+和N+型区域，用作源和漏；
S7、金属化和封装：在器件上金属化，以形成电极和联系，然后进行封装，以保护器件并提供引脚接口。
2.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S4中沟槽的深度通常在0.2μm到0.5μm之间，宽度与深度的比例1：10。
3.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S1中氧化锆基底厚度为在280μm。
4.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S2中N型漂移区掺杂浓度为10^15/cm^3到10^16/cm^3之间，掺杂深度为2μm到10μm。
5.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S3中绝缘层为二氧化硅，其厚度为100nm到500nm，金属电极通常是铝或铜，其厚度为0.5μm到1μm。
6.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S5中掺杂层掺杂浓度在10^13/cm^3到10^14/cm^3之间，掺杂层的厚度为0.1μm到0.3μm。
7.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S6中P+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度为0.5μm到1μm；N+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度为0.2μm到0.5μm。
8.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S4中沟槽的制造方法包括以下步骤：
SS1、湿法腐蚀：将经过光刻处理的器件放入腐蚀液中，使用氢氧化钠（NaOH）或氢氧化铜（CuOH），腐蚀液的浓度为0.8 M至3M，腐蚀液的温度为55℃到65℃；
SS2、控制腐蚀时间：通过控制腐蚀的时间，可以使沟槽达到所需的深度，根据腐蚀液浓度与腐蚀液温度调整腐蚀时间；
SS3、清洗和去除光刻胶：腐蚀完成后，需要对器件进行适当的清洗，以去除残留的腐蚀液和光刻胶。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311135143.9A CN116864397A (zh) | 2023-09-05 | 2023-09-05 | 一种超结mosfet的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311135143.9A CN116864397A (zh) | 2023-09-05 | 2023-09-05 | 一种超结mosfet的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116864397A true CN116864397A (zh) | 2023-10-10 |
Family
ID=88219478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311135143.9A Pending CN116864397A (zh) | 2023-09-05 | 2023-09-05 | 一种超结mosfet的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116864397A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103745997A (zh) * | 2013-12-31 | 2014-04-23 | 上海新傲科技股份有限公司 | 带有超结结构的高压晶体管及其制备方法 |
| CN104157690A (zh) * | 2014-08-14 | 2014-11-19 | 电子科技大学 | 一种带槽型结构的应变nldmos器件及其制作方法 |
| CN108258050A (zh) * | 2017-12-26 | 2018-07-06 | 西安电子科技大学 | 高k介质沟槽横向超结双扩散金属氧化物元素半导体场效应管及其制作方法 |
| CN113823694A (zh) * | 2021-08-19 | 2021-12-21 | 电子科技大学 | 集成亚微米超结的横向功率半导体器件及其制造方法 |
| CN114464670A (zh) * | 2022-04-11 | 2022-05-10 | 江苏长晶科技股份有限公司 | 一种超低比导的超结mosfet及其制备方法 |
| US20230053369A1 (en) * | 2021-08-19 | 2023-02-23 | University Of Electronic Science And Technology Of China | Soi lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof |
-
2023
- 2023-09-05 CN CN202311135143.9A patent/CN116864397A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103745997A (zh) * | 2013-12-31 | 2014-04-23 | 上海新傲科技股份有限公司 | 带有超结结构的高压晶体管及其制备方法 |
| CN104157690A (zh) * | 2014-08-14 | 2014-11-19 | 电子科技大学 | 一种带槽型结构的应变nldmos器件及其制作方法 |
| CN108258050A (zh) * | 2017-12-26 | 2018-07-06 | 西安电子科技大学 | 高k介质沟槽横向超结双扩散金属氧化物元素半导体场效应管及其制作方法 |
| CN113823694A (zh) * | 2021-08-19 | 2021-12-21 | 电子科技大学 | 集成亚微米超结的横向功率半导体器件及其制造方法 |
| US20230053369A1 (en) * | 2021-08-19 | 2023-02-23 | University Of Electronic Science And Technology Of China | Soi lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof |
| CN114464670A (zh) * | 2022-04-11 | 2022-05-10 | 江苏长晶科技股份有限公司 | 一种超低比导的超结mosfet及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100225409B1 (ko) | 트렌치 디-모오스 및 그의 제조 방법 | |
| EP1168455B1 (en) | Power semiconductor switching element | |
| TW201426881A (zh) | 利用耗盡ｐ－屏蔽的低輸出電容的高頻開關ｍｏｓｆｅｔ | |
| US10923563B2 (en) | Power device | |
| JP2009004805A (ja) | 従来の端子を備えた超接合装置の製造方法 | |
| US6511886B2 (en) | Method for manufacturing trench-gate type power semiconductor device | |
| CN107342326B (zh) | 一种降低导通电阻的功率半导体器件及制造方法 | |
| CN113345807B (zh) | 一种半导体器件制备方法 | |
| CN208127215U (zh) | 包括终止结构的电子设备 | |
| CN111200025A (zh) | 超结器件及其制造方法 | |
| CN112133750B (zh) | 深沟槽功率器件及其制备方法 | |
| CN113497140A (zh) | 碳化硅场效应晶体管及其制备方法、碳化硅功率器件 | |
| CN107731926B (zh) | 提高耐压范围的mosfet器件及其制备方法 | |
| CN116864397A (zh) | 一种超结mosfet的制备方法 | |
| CN112838126A (zh) | 带屏蔽区的非对称碳化硅umosfet器件及制备方法 | |
| CN112309853A (zh) | 屏蔽栅极沟槽结构的制备方法 | |
| KR20100067870A (ko) | 모스펫 및 그 제조방법 | |
| CN117577691B (zh) | 一种具有终端结构的半导体器件及其制造方法 | |
| TW201444082A (zh) | 功率半導體元件之製法及結構 | |
| CN110444583B (zh) | 低成本高可靠性的功率半导体器件及其制备方法 | |
| CN113437148B (zh) | 半导体结构及其形成方法 | |
| EP0996970A2 (en) | Manufacture of field-effect semiconductor devices | |
| CN113394298B (zh) | 一种超低比导通电阻的ldmos器件及其制造方法 | |
| CN111987164B (zh) | Ldmos器件及其制造方法 | |
| US20240047563A1 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |