TW201444082A - 功率半導體元件之製法及結構 - Google Patents

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Abstract

本案係關係於一種功率半導體元件之製法及結構，至少包括步驟：提供基板；形成第一磊晶層於基板上；於第一磊晶層中形成第一溝渠；將第二磊晶層填入第一溝渠內，且第一磊晶層與第二磊晶層共同定義為第一半導體層；形成第三磊晶層於基板上，並於該第三磊晶層中形成第二溝渠；形成第一摻雜區於第二溝渠之側壁；以及於第二溝渠內填入絕緣層，且絕緣層、第一摻雜區及第三磊晶層共同定義為第二半導體層。藉此，可提高元件耐壓及達到高壓低導通電阻的特性。

Description

功率半導體元件之製法及結構
本案係關於一種半導體元件，尤指一種功率半導體元件之製法及結構。
高功率半導體元件如垂直雙擴散金屬氧化物半導體(Vertical Double-Diffused Metal Oxide Semiconductor ,VDMOS)、絕緣閘雙極性電晶體(Isolated Gate Bipolar Transistor, IGBT)、二極體(Diode)等已廣泛應用於例如電源供應器開關、馬達控制、電信開關、工廠自動化、電子自動化及高速電力開關等電子裝置中。
為製作具有高壓低導通電阻特性之垂直型高功率半導體元件，降低其漂移區(drift)之電阻為最直接的改善方法。一般而言，必須先提高功率半導體元件之漂移區的耐壓，才能進一步地降低漂移區之電阻，其中深度大於40mm之深溝渠(deep trench)常被拿來作為漂移區中之磊晶回填(epi refill)或絕緣層回填(insulated material refill)的結構，以提高元件的耐壓，降低電阻值。
請參閱第1A圖至第1D圖，其係為習用功率半導體元件之漂移區製作流程示意圖。如第1A圖所示，習用功率半導體元件於基板10上形成約40mm之第一磊晶層11。接著，如第1B圖所示，於第一磊晶層11上形成複數個溝渠12，其深度約為40mm。然後，如第1C圖所示，將第二磊晶層13填入溝渠12內，使第一磊晶層11與第二磊晶層13之間形成pn接面。之後，如第1D圖所示，進行表面平坦化(Surface planarization)程序，使第一磊晶層11暴露。
接著，利用離子佈植(ion implantation)及驅入(drive-in)技術，形成體區(body)，再於前述元件上依序形成閘氧化層(Gate oxidation)以及多晶矽閘極(Poly gate)。然後，利用另一離子佈植及驅入技術，形成N+源極區於體區內。之後，再使用化學氣相沈積法(Chemical Vapor Deposition, CVD)沈積介電質薄膜(例如：硼磷矽玻璃層BPSG)於多晶矽閘極之上，以及於體區與N+源極區內形成源極接觸窗。最後，沈積正向金屬層與背向金屬層以分別作為源極金屬層及汲極金屬層，即完成功率半導體元件之製作。
第2A圖至第2D圖係為另一習用功率半導體元件之漂移區製作流程示意圖。如第2A圖所示，首先於基板20上形成一層約40mm之磊晶層21。接著，如第2B圖所示，使用微影及蝕刻製程於磊晶層21上形成光阻層22，並在磊晶層21上形成複數個深度約為40mm之溝渠23，再使用離子佈植與驅入技術於溝渠23側壁之磊晶層21上形成擴散層24，使磊晶層21與擴散層24之間形成如第2C圖所示之pn接面，再移除光阻層22。然後，如第2D圖所示，於溝渠23中填入絕緣層25(例如：氧化層)，再進行表面平坦化程序使磊晶層21與擴散層24暴露。後續之製程與前述相仿，於此不再贅述。
然而，在習用高功率半導體元件製程中，為了形成具有pn接面電荷平衡的漂移區結構，如第1B圖、第1C圖、第2B圖至第2D圖所示，形成深溝渠(>40mm)及磊晶回填或絕緣層回填之製程難度偏高，由於溝渠12、23深度較深，該結構之形成較難掌控，且溝渠12、23之深寬比較大，於磊晶回填或絕緣層回填時易產生孔隙(Void)，進而導致元件無法承受較高的耐壓，影響高功率半導體元件之品質。
本案之目的在於提供一種功率半導體元件之製法及結構，俾解決習用功率半導體元件之磊晶回填或絕緣層回填時，因溝渠的深寬比過大，易產生孔隙進而使得元件無法承受較高耐壓之問題。
本案之另一目的在於提供一種功率半導體元件之製法及結構，俾提高元件之耐壓，以及使元件具有高壓低導通電阻之特性。
為達上述目的，本案之一較廣實施態樣為提供一種功率半導體元件之製法，至少包括步驟：(a)提供基板；(b)形成第一磊晶層於基板上；(c)於第一磊晶層中形成第一溝渠；(d)將第二磊晶層填入第一溝渠內，且第一磊晶層與第二磊晶層共同定義為第一半導體層；(e)形成第三磊晶層於基板上，並於第三磊晶層中形成第二溝渠；(f)形成第一摻雜區於第二溝渠之側壁；以及(g)於第二溝渠內填入絕緣層，且絕緣層、第一摻雜區及第三磊晶層共同定義為第二半導體層。
為達上述目的，本案之另一較廣實施態樣為提供一種功率半導體元件，至少包括：基板；第一半導體層，形成於基板上，且第一半導體層包括：第一磊晶層，該第一磊晶層中形成第一溝渠；以及第二磊晶層，填入第一溝渠中；以及第二半導體層，形成於基板上，且第二半導體層包括：第三磊晶層，該第三磊晶層中形成第二溝渠；第一摻雜區，形成於第一溝渠之側壁；以及絕緣層，係填於該第二溝渠之內。
10．．．基板
11．．．第一磊晶層
12．．．溝渠
13．．．第二磊晶層
20．．．基板
21．．．磊晶層
22．．．光阻
23．．．溝渠
24．．．擴散層
25．．．絕緣層
30、31．．．基板
32．．．緩衝層
40．．．第一半導體層
41．．．第一磊晶層
42．．．第一溝渠
43．．．第二磊晶層
50．．．第二半導體層
51．．．第三磊晶層
52．．．第二溝渠
53．．．第一摻雜區
54．．．絕緣層
60．．．射極金屬層
61．．．體區
62．．．閘氧化層
63．．．多晶矽層
64．．．第三溝渠
65．．．第二摻雜區
66．．．鈍化層
67．．．接觸窗
68．．．第三摻雜區
69．．．源極金屬層
70．．．汲極金屬層
71．．．集極金屬層
8、9．．．功率半導體元件
第1A圖至第1D圖係為習用功率半導體元件之漂移區製作流程示意圖。
第2A圖至第2D圖係為另一習用功率半導體元件之漂移區製作流程示意圖。
第3A圖至第3I圖係為本案較佳實施例之功率半導體元件之製作流程示意圖。
第4圖係為本案較佳實施例之功率半導體元件之結構示意圖。
第5圖係為本案另一較佳實施例之功率半導體元件之結構示意圖。
體現本案特徵與優點的一些典型實施例將在後段的說明中詳細敘述。應理解的是本案能夠在不同的態樣上具有各種的變化，其皆不脫離本案的範圍，且其中的說明及圖示在本質上係當作說明之用，而非架構於限制本案。
請參閱第3A圖至第3I圖，其係為本案較佳實施例之功率半導體元件之製作流程示意圖。如第3A圖所示，首先，提供一基板30，並於基板30上，利用磊晶成長(Epitaxial Growth)方式形成第一磊晶層41。於本實施例中，基板30可為一矽基材，且基板30與第一磊晶層41皆具有第一導電類型，例如N型，而該第一磊晶層41之高度約略為20mm，但均不以此為限。其次，如第3B圖所示，利用光罩配合微影(Photolithography)暨蝕刻(Etching)製程，使第一磊晶層41上曝光形成一具有溝渠圖案之光阻層(未圖示)，再蝕刻去除未被光阻層覆蓋下方之第一磊晶層41直至約略暴露出基板30之表面，以於第一磊晶層41中形成第一溝渠42，其深度約為第一磊晶層41之高度20mm。再如第3C圖所示，將具有第二導電類型(例如P型)之第二磊晶層43填入第一溝渠42中，之後進行第3D圖所示之表面平坦化程序，直至暴露出第一磊晶層41，且第一磊晶層41與第二磊晶層43共同定義為第一半導體層40，其中第一磊晶層41與第二磊晶層43之間形成pn接面。
當第一半導體層40完成後，如第3E圖所示，再以磊晶成長方式於第一半導體層40上形成第三磊晶層51，其係具有第一導電類型(例如N型)，且高度約與第一磊晶層41相同，但不以此為限。之後，同樣於第三磊晶層51上進行第二次蝕刻，形成第二溝渠52於第二磊晶層51中，其中第二溝渠52之位置係相對設置於第二磊晶層43之上方。然後，如第3F圖所示，使用離子佈植(Ion impalntion)之摻雜方式，將具有第二導電類型(例如P型)之摻雜離子植入第二溝渠52之一側壁，以形成第一摻雜區53。之後，如第3G圖所示，回填一絕緣層54於第二溝渠52內，於一些實施例中，該絕緣層54之成份可為氧化物，並進行第二次表面平坦化程序使第三磊晶層51及第一摻雜區53暴露，即完成第二半導體層50之製作。其中，第二半導體層50係由第三磊晶層51、第一摻雜區53及絕緣層54共同定義而成，並且，第三磊晶層51與第一摻雜區53之間形成pn接面，且第一摻雜區53及絕緣層54之位置係相對設置於第二磊晶層43之上方。
請參閱第3H圖，於本實施例中，待形成第一半導體層40與第二半導體層50後，即進行驅入(drive-in)製程，將具有第二導電類型(例如P型)之離子植入第二半導體層50中，形成一體區61，其中該體區61係形成於第二半導體層50之第三磊晶層51與第一摻雜區53中。接著，於第二半導體層50上沈積一層薄的閘氧化層62，緊接著於前述閘氧化層62上再沈積一層多晶矽，並對該多晶矽進行高濃度摻雜，以形成多晶矽層63，做為該功率半導體元件之閘極。之後，移除部份閘氧化層62及多晶矽層63，使部份第二半導體層50之表面暴露，形成第三溝渠64，其中第三溝渠64之位置係對應於體區61。然後，再進行驅入製程，於第二半導體層50之體區61中植入具有高濃度之第一導電類型離子(例如N型)，形成第二摻雜區65。其後，於第三溝渠64及多晶矽層63之表面覆蓋一鈍化層66，其中鈍化層66可為磷矽玻璃(BPSG)或其他材質之介電層(ILD)，以保護該多晶矽層63，接著再利用光罩配合微影暨蝕刻製程，移除第三溝渠64底部之鈍化層66，使部份第二半導體層50之表面暴露，並定義形成一接觸窗67。待前述步驟完成後，再於第二摻雜區65進行第二導電類型(例如P型)之離子佈植程序，形成一第三摻雜區68。
請參閱第3I圖，於鈍化層66及第二半導體層50部份裸露之表面沈積一源極金屬層69，並且在該源極金屬層69上沈積屏蔽層(未圖示)作為保護。最後，進行基板30之底部研磨並沈積背向金屬，形成汲極金屬層70，即完成功率半導體元件之製作。並且，本案之功率半導體元件可為但不限於垂直雙擴散金屬氧化物半導體(VDMOS)、絕緣閘雙極性電晶體(IGBT)、二極體(Diode)、晶體閘流管(Thyristor)等。
第4圖係為本案較佳實施例之功率半導體元件之結構示意圖。利用本案製法所形成之功率半導體元件8可為高壓功率半導體元件，例如但不限於N通道垂直雙擴散金屬氧化物半導體(N-channel VDMOS)元件。利用本案製法所形成之功率半導體元件8之結構簡述如下：如第4圖所示，本案之功率半導體元件8係包括基板30、第一半導體層40、第二半導體層50、多晶矽層63(亦即閘極)、源極金屬層69及汲極金屬層70等結構。其中，第一半導體層40係形成於基板30上，且第一半導體層40係包括第一磊晶層41及第二磊晶層43。第一磊晶層41係形成於基板30上，且其厚度約20mm。第一溝渠42係形成於第一磊晶層41中，且第二磊晶層43係填入第一溝渠42中，其中第一磊晶層41及第二磊晶層43共同定義為第一半導體層40，且第一磊晶層41與第二磊晶層43之間形成pn接面。第二半導體層50係形成於第一半導體層40上，且第二半導體層50係包括第三磊晶層51、第一摻雜區53及絕緣層54。第三磊晶層51係形成於第一半導體層40上，且其厚度約為20mm。第二溝渠52係形成於第三磊晶層51中，第一摻雜區53係形成於第二溝渠52之一側壁，且絕緣層54係填於第二溝渠52之內，其中第三磊晶層51、第一摻雜區53及絕緣層54係共同定義為第二半導體層50，第三磊晶層51與第一摻雜區53之間形成pn接面，且第一摻雜區53及絕緣層54之位置係相對設置於第二磊晶層43之上方。
請再參閱第4圖，於本實施例中，本案之功率半導體元件8之第二半導體層50更包括體區61及摻雜濃度較高之第二摻雜區65、第三摻雜區68等結構，其中該體區61係形成於第二半導體層50之第三磊晶層51與第一摻雜區53中。第二半導體層50上依序更包括閘氧化層62、多晶矽層63以及鈍化層66等結構，且一源極金屬層69係覆蓋於鈍化層66與第三溝渠64中，且汲極金屬層70係形成於基板30之背側。
是以，本案之功率半導體元件8主要由基板30以及兩層高度約為20mm之半導體層所構成，其分別為第一半導體層40及第二半導體層50。此外，本案之功率半導體元件8更包括多晶矽層63(亦即閘極)、源極金屬層69與汲極金屬層70等電極，其結構如前所述，於此不再贅述。
根據本案之構想，本案利用分段形成溝渠取代傳統一次形成深溝渠之製程方式，來增加功率半導體元件8之耐壓及降低其導通電阻。於本實施例中，第一階段係形成20mm之第一溝渠42，並配合磊晶回填程序完成第一半導體層40之製作；第二階段則同樣形成20mm之第二溝渠52，再將摻雜離子植入第二溝渠52之一側壁，最後回填絕緣層54，即完成第二半導體層50。故如第3G圖所示，結合第一半導體層40與第二半導體層50，可形成40mm之半導體漂移區之結構。由於本案採分段形成溝渠之方式，使第一溝渠42、第二溝渠52深度相較於傳統溝渠深度減低，故該溝渠結構之形成較易掌控。再者，隨著第一溝渠42與第二溝渠52之深寬比降低，無論在第一階段之磊晶回填，或是第二階段之離子植入與絕緣層回填程序，皆較傳統深溝渠容易許多，俾可解決習用技術之深溝渠回填易產生孔隙之問題，確保功率半導體元件的耐壓性與可靠度，以確實掌控功率半導體元件品質。
當然，本案並不限於前述之實施態樣，亦可將第一階段與第二階段功率半導體元件漂移區之製程順序互換，即於基板30上先製作第二半導體層50，再製作第一半導體層40。並且，該功率半導體元件漂移區之結構並不限於兩層，亦可採用三層、四層或更多半導體層之組合結構。
第5圖係為本案另一較佳實施例之功率半導體元件之結構示意圖。如第5圖所示，利用本案製法所形成之功率半導體元件9可為高壓功率半導體元件，例如但不限於 N通道絕緣閘雙極性電晶體(N-channel IGBT)元件。於本實施例中，功率半導體元件9之製法及結構係與第3A圖~第3I圖所示實施例之製法以及第4圖所示功率半導體元件8之結構相似，且相同元件符號代表相似的元件、結構及功能，於此不再贅述。於本實施例中，功率半導體元件9之製法及結構不同於第3A圖~第3I圖所示實施例之製法以及第4圖所示功率半導體元件8之結構者在於：功率半導體元件9之基板31係具有第二導電類型(例如P型)，且該基板31上係先形成一緩衝層32(buffer layer)，然後再於緩衝層32上形成第一磊晶層41，其中緩衝層32(buffer layer)係具有第一導電類型(例如N型)。此外，功率半導體元件9於其鈍化層66及第二半導體層50部份裸露之表面係沈積射極金屬層60，並且在該射極金屬層60上沈積屏蔽層(未圖示)作為保護。另外，功率半導體元件9之基板31之底部研磨並沈積背向金屬，以形成集極金屬層71。
於本實施例中，功率半導體元件9主要由基板31、緩衝層32以及兩層高度約為20mm之半導體層所構成，其分別為第一半導體層40及第二半導體層50。此外，功率半導體元件9更包括多晶矽層63(亦即閘極)、射極金屬層60與集極金屬層71等電極，其製法與結構如前所述，於此不再贅述。
綜上所述，本案之功率半導體元件係採用分段形成溝渠之組合方式，取代傳統一次深溝渠之製程。故藉由本製程之改良，使得分層結構之溝渠深寬比降低，俾可改善傳統深溝渠形成不易，以及磊晶或絕緣層回填時易產生孔隙之問題，故可大幅降低製程難度，進而確保該功率半導體元件結構具有高抗壓性與低導通電阻，並且更進一步可提昇功率半導體元件之良率、減低其製造成本。
縱使本發明已由上述實施例詳細敘述而可由熟悉本技藝人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
30．．．基板
40．．．第一半導體層
41．．．第一磊晶層
43．．．第二磊晶層
50．．．第二半導體層
51．．．第三磊晶層
53．．．第一摻雜區
54．．．絕緣層
61．．．體區
62．．．閘氧化層
63．．．多晶矽層
65．．．第二摻雜區
66．．．鈍化層
68．．．第三摻雜區
69．．．源極金屬層
70．．．汲極金屬層
8．．．功率半導體元件

Claims (12)

  1. 一種功率半導體元件之製法，至少包括步驟：
      (a)提供一基板；
      (b)形成一第一磊晶層於該基板上；
      (c)於該第一磊晶層中形成一第一溝渠；
      (d)將一第二磊晶層填入該第一溝渠內，且該第一磊晶層與該第二磊晶層共同定義為一第一半導體層；
      (e)形成一第三磊晶層於該基板上，並於該第三磊晶層中形成一第二溝渠；
      (f)形成一第一摻雜區於該第二溝渠之一側壁；以及
      (g)於該第二溝渠內填入一絕緣層，且該絕緣層、該第一摻雜區及該第三磊晶層共同定義為一第二半導體層。
  2. 如申請專利範圍第1項所述之功率半導體元件之製法，其中該第一溝渠與該第二溝渠之深度為20μm。
  3. 如申請專利範圍第1項所述之功率半導體元件之製法，其中該第一磊晶層與該第二磊晶層之間形成pn接面，以及該第三磊晶層與該第一摻雜區之間形成pn接面。
  4. 如申請專利範圍第1項所述之功率半導體元件之製法，其中該第二半導體層之該第三磊晶層係形成於該第一半導體層上。
  5. 如申請專利範圍第4項所述之功率半導體元件之製法，其中該第二溝渠係對應形成於該第二磊晶層之上方，且該第一摻雜區及該絕緣層係相對設置於該第二磊晶層之上方。
  6. 如申請專利範圍第4項所述之功率半導體元件之製法，其中該步驟(b)包括步驟:
      (b1)形成一緩衝層於該基板上；以及
      (b2)形成該第一磊晶層於該緩衝層上。
  7. 如申請專利範圍第6項所述之功率半導體元件之製法，其中該步驟(g)之後更包括步驟:
      (h)形成一體區於該第三磊晶層及該第一摻雜區中；
      (i)形成一多晶矽層於該第二半導體層上；
      (j)形成一射極金屬層於該多晶矽層上；以及
      (k)形成一集極金屬層於該基板上。
  8. 如申請專利範圍第4項所述之功率半導體元件之製法，其中該步驟(g)之後更包括步驟:
      (h)形成一體區於該第三磊晶層及該第一摻雜區中；
      (i)形成一多晶矽層於該第二半導體層上；
      (j)形成一源極金屬層於該多晶矽層上；以及
      (k)形成一汲極金屬層於該基板上。
  9. 如申請專利範圍第8項所述之功率半導體元件之製法，其中該步驟(i)係包括步驟：
      (i1)形成一閘氧化層於於該第二半導體層上；
      (i2)形成該多晶矽層於該閘氧化層上。
  10. 如申請專利範圍第9項所述之功率半導體元件之製法，其中於該步驟(i)與步驟(j)之間更包括步驟：
      (l1)移除部份該閘氧化層及該多晶矽層，使部份該第二半導體層暴露，並定義為一第三溝渠；
      (l2)形成一第二摻雜區於該體區中；
      (l3)形成一鈍化層於該第三溝渠及該多晶矽層上，並移除該第三溝渠之一底部之該鈍化層，以定義形成一接觸窗；以及
      (l4)形成一第三摻雜區於該第二摻雜區中。
  11. 如申請專利範圍第1項所述之功率半導體元件之製法，其中該功率半導體元件係為垂直雙擴散金屬氧化物半導體、絕緣閘雙極性電晶體、二極體以及晶體閘流管其中之一者。
  12. 一種功率半導體元件，至少包括：
      一基板；
      一第一半導體層，形成於該基板上，且該第一半導體層包括：
        一第一磊晶層，該第一磊晶層中形成一第一溝渠；以及
        一第二磊晶層，填入該第一溝渠中；以及
      一第二半導體層，形成於該基板上，且該第二半導體層包括：
        一第三磊晶層，該第三磊晶層中形成一第二溝渠；
        一第一摻雜區，形成於該第一溝渠之一側壁；以及
        一絕緣層，填於該第二溝渠之內。
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