TWI414069B - Power transistor with low interface of low Miller capacitor and its making method - Google Patents

Description

具有低米勒電容之超級介面的功率電晶體及其製作方法

本發明是有關於一種電晶體及其製作方法，特別是指一種具有低米勒電容之超級介面的功率電晶體及其製作方法。

功率電晶體(power metal-oxide-semiconductor field transistor)是一種利用多數載子(majority carrier)導電，並以電壓控制電流的元件，具有開關速度快、高頻性能佳，及能承受高電壓等優點，因此，通常並聯多數個功率電晶體而作為輸入電壓為數十至數千伏特的功率開關電路運用。

參閱圖1，目前的功率電晶體1包含一汲極結構11、一形成於該汲極結構11上的磊晶結構12、一閘極結構13，及一源極結構14，以下以n型的功率電晶體1作說明。

該汲極結構11是選自n型半導體材料並以磊晶的方式形成。

該磊晶結構12包括一形成於該汲極結構11上且具有n型電性的第一區121、一形成於該汲極結構11上並與該第一區121相鄰且具有p型電性的第二區122、一形成於該第二區122頂面且具有n型電性的源極區123，及一形成於該第二區122頂面且具有p型電性的接觸區124。其中，n型電性表示該區域具有n型半導體材料的電特性，p型電性表示該區域為具有p型半導體材料的電特性。

該第二區122具有一連結於該汲極結構11上的基部125，及一位於該第一區121及該源極區123間的重摻雜部126，該重摻雜部126的載子濃度大於基部125的載子濃度。

該閘極結構13包括一介電層131，及一導電層132，該介電層131形成於該第一區121的頂面及該第二區122的頂面且未被該源極區123及該接觸區124覆蓋之區域，該導電層132形成於該介電層131上並可對外電連接而可接受來自外界的電能。一般，介電層131是二氧化矽構成，導電層132是多晶矽構成。

該源極結構14與該閘極結構13的導電層132間隔且彼此絕緣地形成於該源極區123及該接觸區124頂面，並以可導電的材料，例如鎢，構成而可對外電連接。

當分別給予該閘極結構13的導電層132及該汲極結構11對應該源極結構14一預定電壓時，電子自該汲極結構11流經該磊晶結構12的第一區121與第二區122的基部125所形成的超級介面(super junction)、重摻雜部126，及該源極區123而形成導電通路；此時，該具n型電性的第一區121提供通路，且可藉由該第一區121及連結該第一區121與該基部125形成超級介面之空乏區作為電子流的緩衝，進而使該功率電晶體1在給予高電壓的環境下正常作動。

上述的功率電晶體1是先以一第一n型磊晶層體作為汲極結構11，並於該汲極結構11上以磊晶的方式形成一較該第一n型磊晶層體的載子濃度低的第二n型磊晶層體。

接著，在該第二n型磊晶層體頂面以蝕刻的方式形成至少一溝渠，並同時界定以n型磊晶層體構成的第一區121；再於該溝渠底部以磊晶的方式填覆滿p型半導體材料而形成第二區122。

然後於該第一區121頂面形成介電層131，及導電層132構成閘極結構13。

之後，利用所成的閘極結構13作為罩幕，以離子佈植的方式植入濃度較填覆滿該溝渠的p型半導體材料的載子濃度高的載子，而將該第二區122界定出連結該汲極結構11的基部125及重摻雜部126；並類似地以離子佈植的方式在該第二區122頂面形成源極區123。

最後，用絕緣材料自第二區122及源極區123共同界定的表面向上形成中間層後，於該中間層頂面以蝕刻的方式形成與閘極結構13的導電層132間隔且絕緣的連接孔，再以離子佈植的方式形成接觸區124，並於連接孔中填覆鎢(於業界慣稱為“接觸插塞”)而成為源極結構14，完成該功率電晶體1的製作。

目前功率電晶體1的主要問題在於：形成超級介面的第一區121與第二區122時，是利用蝕刻後配合磊晶方式填入p型半導體材料，而磊晶的製程成本較高、且執行技術也較困難，此外，蝕刻會造成後續形成的超級介面不平整，及/或有晶格缺陷而為「不連續面」，進而影響載子的流動，此外，第一、二區121、122的連接面為異質界面(因為第一、二區121、122的構成材料不同)，如此導致電荷易被抑制(trap)而累積於超級介面，進而造成功率電晶體1作動時電流的不穩定、不可預測，以及漏電流的問題。

此外，由於受限於製程，目前的功率電晶體1的第一區121的全部頂面與閘極結構13的介電層131直接接觸，而造成功率電晶體1具有較大的汲極與閘極間電容，而延長開啟/關閉的時間。

因此，本發明之目的，即在提供一種作動穩定、開啟/關閉反應快速的具有低米勒電容之超級介面的功率電晶體的製作方法。

此外，本發明之另一目的，即在提供一種作動穩定、開啟/關閉反應快速的具有低米勒電容之超級介面的功率電晶體。

於是，本發明之一種具有低米勒電容之超級介面的功率電晶體的製作方法，包含以下五步驟。

首先，在一具有第一電性的半導體材料所形成的第一層體上，用具有相反於第一電性之第二電性的半導體材料形成一第二層體。

接著，於該第二層體上依序以介電材料和導電材料形成一介電層，及一形成於該等介電層上的導電層。

再來，自該導電層的表面向下形成一深度至該第二層體且用絕緣材料界定形成的連接孔，及一與該連接孔間隔的溝渠。

繼續，在該溝渠內填覆一具有多數載子而成第一電性的半導體材料後，進行熱處理使該等載子擴散進入該第二層體中而使該第二層體形成一轉變為第一電性的第一區，及一保持第二電性的第二區，然後移除填覆該溝渠中的半導體材料。

最後，在對應該連接孔的第二區頂部形成一轉變為具有第一電性並與該第一區間隔的源極區，再填覆一導電材料於該連接孔中，製得該具有低米勒電容之超級介面的功率電晶體。

此外，本發明一種具有低米勒電容之超級介面的功率電晶體包含一汲極結構、一路徑結構、一源極結構，及一閘極結構。

該汲極結構以具有第一電性的半導體材料所形成。

該路徑結構以半導體材料構成並與該汲極結構連結，該路徑結構包括一具有第一電性的第一區、一具有相反於第一電性之第二電性的第二區，及一遠離該汲極結構並與該第一區間隔且具有第一電性的源極區，該第一、二區的界面是晶格連續面。

該源極結構與該源極區連結並用於對外電連接。

該閘極結構包括一形成在該路徑結構上並與該第二區連結的介電層，及一形成在該介電層上並與該源極結構絕緣的導電層。

本發明之功效：提供新的製作方法製作一種具有完整晶格連續超級介面的具有低米勒電容之超級介面的功率電晶體，減少電子因超級介面的晶格缺陷而被侷限的機率，以增加該具有低米勒電容之超級介面的功率電晶體的作動穩定度與崩潰電壓，同時增加開啟/關閉反應速度。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之二個較佳實施例的詳細說明中，將可清楚的呈現。

在本發明被詳細描述之前，要注意的是，在以下的說明內容中，類似的元件是以相同的編號來表示。

參閱圖2、3，本發明一種具有低米勒電容之超級介面的功率電晶體2的製作方法之一第一較佳實施例是製作出如圖3所示的功率電晶體2。

先請參閱圖2，該具有低米勒電容之超級介面的功率電晶體2包含一汲極結構21、一與該汲極結構21連結且以半導體材料構成的路徑結構22、一與該路徑結構22連結的源極結構24，及一形成在該路徑結構22上的閘極結構23。

該汲極結構21以具有第一電性的半導體材料並以磊晶的方式形成，以該第一較佳實施例所製得的具有低米勒電容之超級介面的功率電晶體2而言，該具有第一電性的半導體材料即n型半導體材料。

該路徑結構22包括一具有第一電性的第一區221、一具有第二電性且形成於該汲極結構21上的第二區222，及一形成於該第二區222頂面且與該第一區221以該第二區222作為間隔的源極區223，該源極區223亦以該第二區222而與該汲極結構21間隔不接觸。該第一區221與第二區222的界面是一晶格連續面，且該第二區222包覆該第一區221而使該第一區221與該汲極結構21間以第二區222作為間隔。該第二電性相反於該第一電性而為p型電性。

該第二區222具有一連結該汲極結構21的基部225、一形成於該基部225上的重摻雜部226，及一形成於該重摻雜部226上並與該源極區223連結且與該第一區221間隔的接觸區224。該接觸區224以具有第二電性的半導體材料所形成，該接觸區224的第二電性的載子濃度大於該重摻雜部226的第二電性的載子濃度，且該重摻雜部226的第二電性的載子濃度大於該基部225的第二電性的載子濃度，該接觸區224及該源極區223皆與該重摻雜部226連結並與該基部225間隔。

該源極結構24連結該源極區223與該接觸區224，且以可導電的材料例如鎢形成(於業界慣稱為“接觸插塞”)，並可與外界電連接。

該閘極結構23包括一形成於該路徑結構22的重摻雜部226和該第一區221共同界定的頂面的介電層231、一形成於該介電層231上的導電層232，及一形成於該導電層232側周面的絕緣壁233。該介電層231與該絕緣壁233可由例如二氧化矽、氮化矽，或此等材料的組合所構成，該導電層232以導電材料例如多晶矽構成，而該導電層232藉由該絕緣壁233與該源極結構24間隔且電不連接。

當施加電壓於該閘極結構23的導電層232對應該源極結構24，及該汲極結構21對應該源極結構24時，電荷經該路徑結構22的第一區221與該第二區222的基部225形成的超級介面而電導通；此外，電荷可藉由該第一區221與該基部225間形成之超級介面的空乏區，及該第一區221與該汲極結構21間形成的空乏區作為電子流的緩衝，進而使該具有低米勒電容之超級介面的功率電晶體2可在施加高電壓時正常作動。

上述的具有低米勒電容之超級介面的功率電晶體2的製作方法在經過以下本發明第一較佳實施例的說明後，當可更加清楚的明白。

參閱圖3、圖4、圖5，首先，進行步驟31，以磊晶的方式依序用第一、二電性的半導體材料形成預定作為汲極結構21的第一層體25，及一連結於該第一層體25上的第二層體26，，再於該第二層體26頂面以離子佈植的方式植入具有第二電性的載子，而將該第二層體26區分為一純磊晶層262及一井層261。

參閱圖3、圖6，接續進行步驟32，於該第二層體26的井層261頂面依序形成一選自絕緣材料的介電層231、一以導電材料所構成的導電層232，及一硬遮幕層234。接著，利用微影及蝕刻等製程將該介電層231的其中一部份，及對應該部份之介電層231的導電層232與硬遮幕層234移除，而使該第二層體26的部份頂面裸露，再於該第二層體26上的導電層232的側周面形成一絕緣壁233(如圖7所示)。在該第一較佳實施例中，該導電層232是選自多晶矽，該介電層231與絕緣壁233選自二氧化矽、氮化矽，及其組合為材料所製成。

參閱圖3、圖7，接著，進行步驟33，依序利用微影及蝕刻等製程自該第二層體26裸露的頂面依序往下形成一深度至該純磊晶層262的溝渠27，及一與該溝渠27間隔且深度至該井層261的連接孔28。由於該導電層232頂面連結該硬遮幕層234，故若於形成該溝渠27及該連接孔28的過程中，曝光機台在對準時產生偏移，該介電層231及該導電層232亦有該絕緣壁233及該硬遮幕層234的保護，而可避免在蝕刻溝渠27，及/或連接孔28時受到破壞；即該硬遮幕層234在上述微影及蝕刻製程時可提供為自我對準(self align)，以保護該導電層232及該介電層231的完整性，及增進形成該溝渠27與該連接孔28的位置精確程度。

參閱圖3、圖8，繼續，進行步驟34，在該溝渠27內及該連接孔28內填覆滿一具有第一電性的半導體材料291，在該第一較佳實施例中，填覆該溝渠27及該連接孔28的半導體材料291是選自磷矽玻璃(phosphosilicate glass,簡稱PSG)、硼磷矽玻璃(Borophosphosilicate glass，簡稱BPSG)、摻雜砷的矽玻璃，及其中之一組合為材料所製成。

接著進行熱處理製程，使填覆於該溝渠27及該連接孔28中具有第一電性的載子擴散進入該第二層體26，進而使鄰近該溝渠27之部份第二層體26由原本的第二電性轉變成為相反於該第二電性的第一電性的第一區221，且鄰近該連接孔28之部份第二層體26轉變成為相反於該第二電性的第一電性的源極區223，再將該溝渠27中及該連接孔28中具有第一電性的半導體材料移除，使該第一區221及該源極區223的範圍固定不再擴大。其餘未形成該第一區221及該源極區223之第二層體26的純磊晶層262界定為基部225，第二層體26的井層261界定為重摻雜部226。而該第一區221及該第二區222間形成晶格完美且連續的超級介面。

再需說明的是，若在該溝渠27中依序填覆二具有第一電性的半導體材料291，且先填入的半導體材料的載子濃度大於後續填入的半導體材料291的載子濃度，則可更精確地調控該源極區223及該第一區221間的重摻雜部226的距離，即該第一較佳實施例所製得的具有低米勒電容之超級介面的功率電晶體2之通道的長度，並可避免該第一區221與該源極區223接觸。

此外，亦可先單獨於該溝渠27中填覆具有第一電性的半導體材料與進行熱處理使載子擴散，再另以離子佈植的方式在對應該連接孔28的第二層體26頂部而形成該源極區223。

參閱圖3、圖9，最後，進行步驟35，在該溝渠27內填覆一電中性物質292，使溝渠27內不再含有具電性的載子，接著以離子佈植的方式在對應該該連接孔28底部的第二層體26形成一較該重摻雜部226的載子濃度高的接觸區224，該接觸區224與該源極區223連結，然後以金屬材料(如鎢金屬)填覆於該連接孔28而製得該源極結構24，並使該源極結構24可對外電連接，而製得具有低米勒電容之超級介面的功率電晶體2。

藉由該重摻雜部226的載子濃度的控制，使該第一較佳實施例製得的具有低米勒電容之超級介面的功率電晶體2的第一區221與該介電層231間重疊的區域較目前的功率電晶體少，進而使汲極與閘極間的電容值降低，進而顯著降低在源極輸出的米勒電容。

另外，本發明是用填覆具有第一電性的半導體材料於該溝渠27中，再利用熱處理製程使具有第一電性的載子擴散進入該第二層體26中而形成第一區221及第二區222，因此，除了製程成本、技術難度較低之外，第一區221及第二區222構成的超級介面因為沒有經過蝕刻破壞而是晶格連續的完整連續面，所以電荷是不會被侷限地自該汲極結構21通過該第一、二區221、222形成的晶格連續面時，實質是通過晶格完整無缺陷且不存在多餘應力的區域，而可供電荷作為理想的緩衝區域，因此，本發明具有低米勒電容之超級介面的功率電晶體2的作動穩定度較佳，並具有較快的開啟/關閉反應速度與較大之崩潰電壓，另外，未施加電壓時，也不會有漏電流的狀況產生。

除此之外，本發明在蝕刻成型該溝渠27時並不需特別控制精確程度，也不需刻意降低對該第二層體26晶格破壞的程度，僅需形成所需結構態樣的溝渠27即可，如此，還可以大幅減少控制蝕刻精準程度的設備及人力資源。

參閱圖11，本發明具有低米勒電容之超級介面的功率電晶體2的製作方法的一第二較佳實施例是與上例相似，其不同處在於該步驟34中溝渠27蝕刻得更深，使熱處理後該第一區221接觸該汲極結構21，或藉由控制熱擴散製程的氣氛、溫度，及/或時間，而使路徑結構22的該第一區221與該汲極結構21連結，而使得具有低米勒電容之超級介面的功率電晶體2施加電壓成電導通時，可自該汲極結構21頂面即開始緩衝漂移的電荷，進而增加該具有低米勒電容之超級介面的功率電晶體2的耐高電壓的程度。

綜上所述，本發明是提出一種新的、利用填覆具有預定電性特徵的半導體材料，並配合以熱處理的方式將載子擴散而形成超級介面，從而製作具有低米勒電容之超級介面的功率電晶體2的方法，如此製作出的具有低米勒電容之超級介面的功率電晶體2的超級介面因未受蝕刻破壞、影響，而可更穩定、快速的作動，且具有更快的開啟/關閉反應速度，另外，未施加電壓時，也不會有漏電流的狀況產生，確實達成本發明之目的。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

1．．．功率電晶體

11．．．汲極結構

12．．．磊晶結構

121．．．第一區

122．．．第二區

123．．．源極區

124．．．接觸區

125．．．基部

126．．．重摻雜部

13．．．閘極結構

131．．．介電層

132．．．導電層

14．．．源極結構

2．．．具有低米勒電容之超級介面的功率電晶體

21．．．汲極結構

22．．．路徑結構

221．．．第一區

222．．．第二區

223．．．源極區

224．．．接觸區

225．．．基部

226．．．重摻雜部

23．．．閘極結構

231．．．介電層

232．．．導電層

233．．．絕緣壁

234．．．硬遮幕層

24．．．源極結構

25．．．第一層體

26．．．第二層體

261．．．井層

262．．．純磊晶層

27．．．溝渠

28．．．連接孔

291．．．半導體材料

292．．．電中性物質

31．．．步驟

32．．．步驟

33．．．步驟

34．．．步驟

35．．．步驟

圖1是一剖視示意圖，說明習知一功率電晶體；

圖2是一剖視示意圖，說明本發明一第一較佳實施例所製作出的具有低米勒電容之超級介面的功率電晶體；

圖3是一流程圖，說明該第一較佳實施例；

圖4是一剖視示意圖，說明於一第一層體上形成一第二層體；

圖5是一剖視示意圖，說明於該第二層體頂部形成一井層；

圖6是一剖視示意圖，說明於該第二層體頂面形成一介電層、一導電層，及一硬遮幕層；

圖7是一剖視示意圖，說明於該第二層體形成一連接孔及一溝渠；

圖8是一剖視示意圖，說明先於該溝渠填覆一半導體材料，再經由熱處理製程而形成一第一區，再移除該半導體材料；

圖9是一剖視示意圖，說明於該溝渠填覆一電中性物質；

圖10是一剖視示意圖，說明本發明一第二較佳實施例所製得的具有低米勒電容之超級介面的功率電晶體；及

圖11是一剖視示意圖，說明該第二較佳實施例的第一區與該汲極結構接觸。

31．．．步驟

32．．．步驟

33．．．步驟

34．．．步驟

35．．．步驟

Claims (11)

1. 一種具有低米勒電容之超級介面的功率電晶體，包含：一汲極結構，以具有第一電性的半導體材料所形成；一路徑結構，以半導體材料構成並與該汲極結構連結，該路徑結構包括一具有第一電性的第一區、一具有相反於第一電性之第二電性的第二區，及一遠離該汲極結構並與該第一區間隔且具有第一電性的源極區，該第一、二區的界面是晶格連續面；一源極結構，與該源極區連結並用於對外電連接；及一閘極結構，包括一形成在該路徑結構上並與該第二區連結的介電層，及一形成在該介電層上並與該源極結構絕緣的導電層。
2. 根據申請專利範圍第1項所述之具有低米勒電容之超級介面的功率電晶體，其中，該路徑結構的第二區具有一鄰近該汲極結構的基部，及一遠離該汲極結構並連結該源極區的重摻雜部，該重摻雜部的載子濃度大於該基部的載子濃度。
3. 根據申請專利範圍第2項所述之具有低米勒電容之超級介面的功率電晶體，其中，該路徑結構還包括一連結該源極結構並以具有第二電性的半導體材料所形成的接觸區，該源極區與該閘極結構的介電層的距離小於該接觸區與該閘極結構的介電層的距離，該接觸區的載子濃度大於該第二區的重摻雜部的載子濃度。
4. 根據申請專利範圍第3項所述之具有低米勒電容之超級介面的功率電晶體，其中，該具有第一電性的半導體材料是選自n型及p型其中之一型的半導體材料，該具有第二電性的半導體材料是選自n型及p型其中之另一型的半導體材料。
5. 一種具有低米勒電容之超級介面的功率電晶體的製作方法，包含：(a)在一具有第一電性的半導體材料所形成的第一層體上，用具有相反於第一電性之第二電性的半導體材料形成一第二層體；(b)於該第二層體上依序以介電材料形成一介電層，及一以導電材料形成且位於該介電層上的導電層；(c)自該導電層的表面向下形成一深度至該第二層體且用絕緣材料界定形成的連接孔，及一與該連接孔間隔的溝渠；(d)在該溝渠內填覆一具有多數載子而成第一電性的半導體材料後，進行熱處理使該等載子擴散進入該第二層體中而使該第二層體形成一轉變為第一電性的第一區，及一保持第二電性的第二區，然後移除填覆該溝渠中的半導體材料；及(e)在對應該連接孔的第二區頂部形成一轉變為具有第一電性並與該第一區間隔的源極區，再填覆一導電材料於該連接孔中，製得該具有低米勒電容之超級介面的功率電晶體。
6. 根據申請專利範圍第5項所述之具有低米勒電容之超級介面的功率電晶體的製作方法，其中，該步驟(a)是以磊晶的方式形成該第二層體。
7. 根據申請專利範圍第6項所述之具有低米勒電容之超級介面的功率電晶體的製作方法，其中，該步驟(a)以離子佈植的方式對該第二層體摻雜具有第二電性的載子，而形成一重摻雜部，及一位在該重摻雜部與該第一層體間的基部，該重摻雜部的載子濃度大於該基部的載子濃度。
8. 根據申請專利範圍第7項所述之具有低米勒電容之超級介面的功率電晶體的製作方法，其中，該步驟(d)在移除該溝渠中的半導體材料後，再填覆一電中性物質。
9. 根據申請專利範圍第8項所述之具有低米勒電容之超級介面的功率電晶體的製作方法，其中，該步驟(d)是在該溝渠內依序填入二具有多數載子而成第一電性的半導體材料，且先填入的半導體材料的載子濃度大於後填入的半導體材料的載子濃度。
10. 根據申請專利範圍第9項所述之具有低米勒電容之超級介面的功率電晶體的製作方法，其中，該步驟(e)是在實施該步驟(d)於該溝渠填覆具有多數載子而成第一電性的半導體材料的同時在該連接孔中填覆具有第一電性的半導體材料，再經過熱處理而形成該第一區及該源極區。
11. 根據申請專利範圍第10項所述之具有低米勒電容之超級介面的功率電晶體的製作方法，其中，該步驟(e)是以離子佈植的方式在對應該連接孔的第二區頂部形成該源極區。