JP2005101602A - 高耐圧電界効果トランジスタ及びこれの形成方法 - Google Patents

高耐圧電界効果トランジスタ及びこれの形成方法 Download PDF

Info

Publication number
JP2005101602A
JP2005101602A JP2004265863A JP2004265863A JP2005101602A JP 2005101602 A JP2005101602 A JP 2005101602A JP 2004265863 A JP2004265863 A JP 2004265863A JP 2004265863 A JP2004265863 A JP 2004265863A JP 2005101602 A JP2005101602 A JP 2005101602A
Authority
JP
Japan
Prior art keywords
oxide film
effect transistor
recess
film
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004265863A
Other languages
English (en)
Inventor
Sung-Hoan Kim
成煥 金
Ji-Su Kim
智秀 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005101602A publication Critical patent/JP2005101602A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 高いブレークダウン電圧を有する電界効果トランジスタ及びこれを形成する方法が開示されている。
【解決手段】 有効チャンネル長（ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）を増加させ、ゲートの角部分での電界の集中を避けるために、チャンネル領域に凹部を形成し、凹部上に保護酸化膜を形成し、保護酸化膜の下部に低濃度ソース/ドレイン領域を形成する。凹部上に形成された保護酸化膜は低濃度ソース/ドレイン領域を保護し、電界の集中を防止する。また、低濃度ソース/ドレイン領域にはトランジスタの外部から電源が直接接触されなく、高濃度ソース/ドレイン領域を通じて接続されるので有効チャンネル長を増加させる役割をする。
【選択図】 図２

Description

本発明は、電界効果トランジスタ及びそれの製造方法に関し、より詳細には高いブレークダウン電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）を有する電界効果トランジスタ及びその製造方法に関するものである。
一般に、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）は、三つの動作領域を有する。
図１は、エンハンスメント型ＮＭＯＳＦＥＴの動作を説明するための特性グラフである。
図１を参照すると、しきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）Ｖｔが正の値を有し、ゲートとソースとの間の電圧Ｖｇｓがしきい電圧Ｖｔ以上であるとき、チャンネル領域に反転層が形成されてトランジスタは導通される。
ＶｇｓがＶｔ以下である場合には、トランジスタに導電性チャンネルである反転層が形成されず、トランジスタは動作しない。これをカットオフ領域と称する。
ＶｇｓがＶｔ以上である場合、チャンネル領域で反転層が形成されてソースとドレインとの間には電流が流れるようになる。流れる電流の量は、ドレインとソースとの間の電圧差であるＶｄｓによって決定される。Ｖｄｓが低い場合、チャンネルを通じて流れる電流は、線形的な特性を有する。即ち、Ｖｄｓの増加に比例して電流が増加する。このような線形動作領域をトライオード領域と称する。
Ｖｄｓが次第に増加すると、ドレイン領域近傍のチャンネルの深さは減少し、ＶｄｓがＶｓ（飽和電圧）以上になると、ドレイン領域近傍のチャンネルはピンチオフされる。ここで、ＶｓはＶｇｓ−Ｖｔである。チャンネルがピンチオフされた領域には反転層が形成されず、ピンチオフされた領域には空乏領域が形成され、空乏領域の間の電圧差によって電子が空乏領域を貫いて移動するようになる。チャンネルがピンチオフされた状態でのトランジスタの動作はＶｄｓの増加に鈍感な特性を有する。ここで、トランジスタの動作を飽和（ｓａｔｕｒａｔｉｏｎ）領域での動作と称する。
飽和領域でＶｄｓが続いて増加すると、ピンチオフされる領域は次第に拡張されてチャンネルの長さは短くなる。これをチャンネル長変調（ｃｈａｎｎｅｌ ｌｅｎｇｔｈ ｍｏｄｕｌａｔｉｏｎ）と称する。チャンネルの長さが短くなることによってチャンネルとドレインとの間の空乏領域の長さは拡張され、Ｖｄｓの増加によってチャンネルを流れる電流Ｉｄｓも少量増加する。
Ｖｄｓが所定電圧Ｖｂ以上になると、反転層はなくなってドレインとソースとの間には空乏領域のみが存在するようになる。ここで、ドレインでは漏洩電流が発生して飽和領域でのＩｄｓより大きい電流が流れるようになる。これはチャンネルの長さが２μｍ以下である場合に発生する現象であって、ドレインとソースの空乏領域が電子の移動を妨害するエネルギ障壁を低くするために発生する現象である。Ｖｄｓが増加するとエネルギ障壁も更に低くなり漏洩電流は更に増加するようになる。しかし、漏洩電流がＶｄｓの増加によって急激に増加しないので、これをパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）又はソフトブレークダウン（ｓｏｆｔ ｂｒｅａｋｄｏｗｎ）と称する。
続いてＶｄｓを増加させると、アバランシェ効果（ａｖａｌａｎｃｈｅ ｅｆｆｅｃｔ）によるチャンネルブレークダウンが発生する。ＭＯＳＦＥＴでゲート下に位置したドレインのコーナー部分にはチャンネル部分の中央部に比べて高い電界が形成される。このような電界によって電荷運搬体（ｃｈａｒｇｅ ｃａｒｒｉｅｒ）は常温で有する運動エネルギより遥かに大きい運動エネルギを有し、これをホットキャリアー（ｈｏｔ−ｃａｒｒｉｅｒ）と称する。高い運動エネルギを有しているホットキャリアーは、基板に流入されて基板をなす原子と衝突して電子−ホール対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒｓ）を生成する。これをアバランシェ効果と称する。
ＮＭＯＳＦＥＴの場合、ｐ型の基板に蓄積されたホールは、ソースと基板との間の順方向バイアス電圧を形成する。万一、このような順方向バイアス電圧が約０．６Ｖになると、電子はソースから基板に流入されることができる。これはＭＯＳＦＥＴと並列なＢｉｐｏｌａｒ ｎｐｎトランジスタの動作を遂行することと同じ効果を有する。従って、ベースになる基板に少しのホールが流入されてもエミッターとコレクターとの間に多くの電流が流れ、一般のＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）の動作が起こる。このようなメカニズムによってドレインとソースとの間の少量の電圧増加が急激な電流の増加を発生させる。これをチャンネルブレークダウンと称する。
前述したようなブレークダウンが発生する電圧を上昇させるためにはチャンネルの長さを長くすべきである。また、ＭＯＳＦＥＴでゲートの下側に位置したドレインのコーナー部分でチャンネルの中央部に比べて高い電界が形成され、このような電界によるホットキャリアーの発生を抑制しなければならない。従って、ホットキャリアーの発生を抑制するためには、ドレインのコーナー部分で形成される電界の強さを低下させるトランジスタの構造が具備されるべきである。
チャンネルの長さを増加させる方法は、トランジスタが占める面積が広がることを示すので、半導体製造動向(technical trend)には適していない。韓国特許第１０−０２０６９５７にはトランジスタの面積を拡張することなしに高い降伏電圧を有する高耐圧半導体素子及びそれの製造方法が開示されている。これはアクティブ領域上に二つのトレンチ構造物を形成し、トレンチ構造物の底面に低濃度のソース/ドレインを形成することであって、有効チャンネル長（ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）を拡張した技術である。しかし、これに後続工程で低濃度のソース/ドレイン領域を保護する方法は開示されておらず、ドレインのコーナー部分で形成される電界の強さを低下させるトランジスタの構造に対しても開示されていない。
韓国特許第１０−０２０６９５７号明細書
前記のような問題点を解決するための本発明の第１目的は、高いブレークダウン電圧を有する電界効果トランジスタを提供することにある。
本発明の第２目的は、高いブレークダウン電圧を有する電界効果トランジスタの製造方法を提供することにある。
前記第１目的を達成するための本発明は、半導体基板に形成され、アクティブ領域を定義するために素子分離用トレンチを埋め立てる絶縁物層、前記アクティブ領域の中央のチャンネル領域の上部に形成されたゲート、前記ゲートと前記絶縁層との間に形成された保護酸化膜、前記保護酸化膜の下部に形成された低濃度ソース/ドレイン、及び前記保護酸化膜と絶縁膜層と間に形成された高濃度ソース/ドレインを含む高耐圧電界効果トランジスタを提供する。
前記第２目的を達成するために、本発明は、半導体基板にアクティブ領域を定義する段階と、前記アクティブ領域に少なくとも一つの凹部を形成するために前記アクティブ領域を選択的にエッチングする段階と、前記凹部を完全に埋め立てる酸化物層を形成するために酸化物を蒸着する段階と、前記凹部の表面部位に低濃度ソース/ドレインを形成するために前記酸化物が形成された前記凹部に低濃度のイオンを注入する段階と、前記凹部を埋め立てる前記酸化物以外の前記アクティブ領域上に形成された前記酸化物を除去して前記凹部上の保護酸化膜を形成する段階と、前記保護酸化膜の間にゲートを形成する段階と、前記保護酸化膜と前記絶縁物の間に高濃度のソース/ドレインを形成するために高濃度のイオンを注入する段階と、を含む高耐圧電界効果トランジスタの製造方法を提供する。
また、前記第２目的は、半導体基板にアクティブ領域を定義するために素子分離用トレンチを絶縁物で埋め立てる段階と、前記アクティブ領域の左右側に凹部を形成するために前記アクティブ領域を選択的にエッチングする段階と、前記凹部が形成された前記半導体の基板上にスクリーン酸化膜を成長させる段階と、前記スクリーン酸化膜が成長された凹部の表面部位に低濃度ソース/ドレインを形成するために低濃度のイオンを注入する段階と、前記凹部が形成された半導体基板の表面を露出させるためにスクリーン酸化膜を除去する段階と、前記露出された半導体基板の表面に前記凹部を完全に埋め立てる酸化物を蒸着する段階と、前記凹部を埋め立てる前記酸化物以外の前記アクティブ領域上に形成された前記酸化物を除去して前記凹部上の保護酸化膜を形成する段階と、前記保護酸化膜の間にゲートを形成する段階と、前記保護酸化膜と前記絶縁物との間に高濃度のソース/ドレインを形成するために高濃度のイオンを注入する段階と、を含む高耐圧電界効果トランジスタの製造方法の提供によって達成することができる。
本発明によると、低濃度ドーピング領域上に保護酸化膜を形成して後続工程で低濃度ドーピング領域を保護し、有効チャンネルの長（ｅｆｆｅｃｔ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）を拡張して高いブレークダウン電圧を有した電界効果トランジスタを得ることができる。また、ゲート電極下側の電界の集中を避けて電界の集中によるホットキャリアーの発生を抑制して高いブレークダウン電圧を有する電界効果トランジスタを得ることができる。
以下、本発明による望ましい実施例を添付された図面を参照して詳細に説明する。
＜実施例１＞
図２は、本発明の第１実施例によって製造された電界効果トランジスタの断面図である。
図２を参照すると、半導体基板１００上にアクティブ領域を定義するためのトレンチが形成され、トレンチを埋め立てる絶縁物層１０６が図示される。絶縁物層１０６によって定義されたアクティブ領域に電界効果トランジスタが位置する。
アクティブ領域の中央にはゲートが形成される。ゲートは、半導体基板１００と接触する部分に誘電膜１１６を有し、前記誘電膜１１６の上面に導電層１１８を有する。また、ゲートは必要に応じて側壁スペーサを含むことができ、前記導電層１１８の上部にハードマスク層を具備することができる。
ゲートの両側面に保護酸化膜１１４が図示される。また、保護酸化膜１１４の下部には低濃度ドーピング領域であるｎ−/ｐ−領域１１２が形成されている。保護酸化膜１１４は、ゲート両側面に形成された凹部１０８を埋め立てる形状を有し、望ましくは半導体基板１００の表面に比べて凸な形状を有する。前記凹部１０８は、基板の表面に対して垂直なプロファイルを有することができ、望ましくは上面が底面より広い構造を有する。このような保護酸化膜１１４の構造はゲートの両側部の電界を分散させる効果を生じる。
保護酸化膜１１４と絶縁物層１０６との間には高濃度ドーピング領域であるｎ＋/ｐ＋領域１２０が形成されている。前記ｎ＋/ｐ＋領域１２０ はソース/ドレインになり、低濃度ドーピング領域であるｎ−/ｐ−１１２ と接するように形成される。
前述した電界効果トランジスタは、ドレインのコーナー部分とゲートとの間に保護酸化膜が介在されてホットキャリアーの発生によるチャンネルブレークダウンが発生しにくい構造を有する。また、保護酸化膜１１４の底面に低濃度ドーピング領域が形成され有効チャンネル長の上昇による高いチャンネルブレークダウン電圧を得ることができる。
図３乃至図１１は、本発明の第１実施例によって電界効果トランジスタの製造方法を図示した断面図である。
図３を参照すると、半導体基板１００上にパッド酸化膜１０２及び窒化膜１０４が順次形成される。前記パッド酸化膜１０２は、半導体基板１００と窒化膜１０４との間の熱膨張係数（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ）の差によって半導体基板が引張力を受けることを防止するためのストレスバッファー（ｓｔｒｅｓｓ ｂｕｆｆｅｒ）の役割をする。また、前記パッド酸化膜１０２は、９００℃乃至１２００℃の温度で酸素を供給して前記半導体基板の表面を酸化させる乾式酸化法によって形成されることが望ましい。
前記窒化膜１０４はＳｉＮで形成され、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又は原子層蒸着（ａｔｏｍｉｃ ｌａｔｅｒ ｄｅｐｏｓｉｔｉｏｎ）で形成されることができる。
図４を参照すると、窒化膜１０４の上面にフォトレジストを塗布した後、これをパターニングして露出された窒化膜に対してエッチング工程を遂行すると、パッド酸化膜１０２の一部分が露出される。
図５を参照すると、半導体基板１００上にトランジスタが形成されるアクティブ領域を定義するためのトレンチ及びこれを埋め立てる絶縁物層１０６が図示される。前に露出されたパッド酸化膜及びパッド酸化膜の下部の基板に対してエッチング工程を遂行してトレンチを形成する。トレンチが形成されると、基板の上面のフォトレジストを除去して酸化雰囲気で基板を熱処理してエッチング工程によるトレンチ周辺部のバルク（ｂｕｌｋ）領域の結晶欠陥をキュアリング（ｃｕｒｉｎｇ）する。
続いて、トレンチを完全に埋め立てるように前記トレンチ及び前記窒化膜上に絶縁物を蒸着(deposit)する。又はＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）を基板上に塗布(coat)することもできる。トレンチに絶縁物が完全に埋め立てられると、エッチバック又は化学的機械的研磨を通じて窒化膜上の絶縁物及びトレンチ上部の絶縁物を除去する。望ましくは、前記窒化膜を阻止膜として化学的機械的研磨を通じて絶縁物を除去する。続いて前記窒化膜及びパッド酸化膜を除去すると、半導体基板１００上に絶縁物層１０６が形成される。形成された絶縁物層１０６によって素子分離工程によるアクティブ領域が定義される。前記絶縁物層１０６は、ＳｉＯ２で形成されることが望ましい。
図６を参照すると、アクティブ領域の両側面に二つの凹部１０８が形成されている。アクティブ領域が定義された基板表面にフォトレジストが塗布されパターニングされると、凹部１０８が形成される基板の表面にはフォトレジストが除去された状態になる。続いてエッチング工程が遂行されると、アクティブ領域の両側面に凹部１０８が形成される。前記エッチング工程が完了されると基板の上面のフォトレジストを除去する。
図７を参照すると、凹部１０８が形成された基板上に酸化物を蒸着して酸化膜１１０を形成する。前記酸化膜１１０は前記凹部１０８を完全に埋め立てるように形成されることが望ましい。また、前記酸化膜１１０はＳｉＯ２で形成されることが望ましい。
図８を参照すると、凹部１０８を埋め立てる酸化膜１１０上にフォトレジストを塗布してこれをパターニングする。前記パターニングの形態は、凹部１０８部分がオープンされた形態を有するようにする。続いて、イオン注入工程を通じてオープンされた領域に対してイオンを注入する。前記イオン注入工程は、低濃度の不純物イオンを注入することであって、前記酸化膜１１０をイオンが貫通して凹部１０８の底面に低濃度ドーピング領域が形成されるのに適合したエネルギで注入する。イオンの注入によって酸化膜１１０が形成された基板の凹部１０８の底面には低濃度ドーピング領域であるｎ−/ｐ−領域１１２が形成され、このｎ−/ｐ−領域１１２はトランジスタの低濃度ソース/ドレイン領域を形成する。
図９を参照すると、酸化膜１１０の上面をフォトレジストで塗布した後、これをパターニングして凹部１０８を埋め立てる酸化膜以外の酸化膜の部分を露出させる。続いて、露出された酸化膜に対してエッチング工程が遂行されると、凹部１０８を埋め立てる酸化膜以外の酸化膜は除去され、凹部１０８を埋め立てる保護酸化膜１１４が形成される。
続いて誘電膜１１６を形成し、前記誘電膜１１６の上面に導電層１１８を形成してゲートを形成する。前記誘電膜１１６は、酸化物であるＳｉＯ２で構成することが望ましく、前記導電層１１８は、多結晶シリコンで形成されることが望ましい。
前記誘電膜１１６は、半導体基板を高温の酸化性雰囲気で誘電体を成長させた後、成長された誘電体と同じ物質を蒸着することによって形成されることが望ましい。
図１０を参照すると、続いて導電層の上面にフォトレジストを塗布した後、これをパターニングしエッチング工程を遂行すると、二つの保護酸化膜１１４の間に誘電膜及び導電層で構成されたゲートを形成することができる。また、前記ゲートは実施例によって側壁スペーサを具備することができ、前記導電層１１８の上面にハードマスク層を具備することができる。
図１１を参照すると、続いて基板全体をフォトレジストで塗布する。塗布されたフォトレジストに対してリソグラフィ工程を遂行して高濃度ソース/ドレインが形成される領域をオープンする。従って、オープンされた基板の表面は、前記保護酸化膜１１４と素子分離のために形成された前記絶縁物層１０６との間の基板表面になる。続いて、オープンされた基板の表面に対して高濃度のイオンを注入してｎ＋/ｐ＋領域１２０を形成する。前記ｎ＋/ｐ＋領域１２０は、高濃度ソース/ドレインになり、電子回路の導電性配線が接触される領域になる。
＜実施例２＞
図１２乃至図２０は、本発明の第２実施例によって電界効果トランジスタの製造方法を図示した断面図である。
図１２を参照すると、半導体基板１００上にパッド酸化膜１０２及び窒化膜１０４が順次形成される。前記パッド酸化膜１０２は半導体基板１００と窒化膜１０４との間の熱膨張係数（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ）の差によって半導体基板が引張力を受けることを防止するためのストレスバッファー（ｓｔｒｅｓｓ ｂｕｆｆｅｒ）の役割を果たす。また、前記パッド酸化膜１０２は９００℃乃至１２００℃の温度で酸素を供給して、前記半導体基板の表面を酸化させる乾式酸化方法によって形成されることが望ましい。
前記窒化膜１０４は、ＳｉＮからなり、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又は原子層蒸着（ａｔｏｍｉｃ ｌａｔｅｒ ｄｅｐｏｓｉｔｉｏｎ）で形成されることができる。
図１３を参照すると、窒化膜１０４の上面にフォトレジストを塗布した後、これをパターニングして露出された窒化膜に対してエッチング工程を遂行すると、パッド酸化膜１０２の一部分が露出される。
図１４を参照すると、半導体基板１００上にトランジスタが形成されるアクティブ領域を定義するためのトレンチ及びこれを埋め立てる絶縁物層１０６が図示される。まず、露出されたパッド酸化膜及びパッド酸化膜の下部基板に対してエッチング工程を遂行してトレンチを形成する。トレンチが形成されると、基板上面のフォトレジストを除去して酸化雰囲気で基板を熱処理してエッチング工程によるトレンチ周辺部のバルク（ｂｕｌｋ）領域の結晶欠陥をキュアリング（ｃｕｒｉｎｇ）する。
続いて、トレンチを完全に埋め立てるように、前記トレンチ及び前記窒化膜上に絶縁物を蒸着する。又はＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）を基板上に塗布されることもできる。トレンチに絶縁物が完全に埋め立てられると、エッチバック又は化学的機械的研磨を通じて窒化膜上の絶縁物及びトレンチの上部の絶縁物を除去する。望ましくは、前記窒化膜を阻止膜として化学機械的研磨を通じて絶縁物を除去する。続いて、前記窒化膜及びパッド酸化物を除去すると、半導体基板１００上に絶縁物相１０６が形成される。形成された絶縁物層１０６によって素子分離工程によるアクティブ領域が定義される。前記絶縁物層１０６は、ＳｉＯ２で形成されることが望ましい。
図１５を参照すると、前記アクティブ領域の両側面に二つの凹部１０８が形成されている。アクティブ領域が定義された基板の表面にフォトレジストが塗布されパターニングされると、凹部１０８が形成される基板の表面にはフォトレジストが除去された状態になる。続いて、エッチング工程が遂行されると、アクティブ領域の両側面に凹部１０８が形成される。前記エッチング工程が完了されると基板の上面のフォトレジストを除去する。
図１６を参照すると、凹部１０８が形成された基板表面にスクリーン酸化膜１０９を形成する。前記スクリーン酸化膜１０９の形成は、蒸着又は高温の酸化雰囲気で酸化物を生成して成長させる乾式酸化法を利用することができる。形成されたスクリーン酸化膜１０９は、イオン注入工程において基板の表面が高エネルギのイオンによって損傷することを防止する。望ましくは、前記スクリーン酸化膜１０９は、ＳｉＯ２で形成されることが望ましい。続いて、前記スクリーン酸化膜１０９上にフォトレジストを塗布し、これをパターニングする。前記パターニングによって凹部１０８の上面に形成されたスクリーン酸化膜は開放される。開放されたスクリーン酸化膜上にイオン注入工程を遂行すると、前記凹部１０８の下段の基板領域に低濃度のドーピング領域であるｎ−/ｐ−領域１１２が形成される。前記ｎ−/ｐ−領域１１２は低濃度ソース/ドレインになる。
図１７を参照すると、スクリーン酸化膜１０９を除去した後、前記半導体の基板に酸化膜１１０を形成する。酸化膜１１０の形成は、凹部１０８を完全に埋め立てるように形成されることが望ましい。
図１８を参照すると、酸化膜１１０の上面をフォトレジストで塗布した後、これをパターニングして凹部１０８を埋め立てる酸化物以外の酸化物層の部分を露出させる。続いて、露出された酸化物層に対してエッチング工程が遂行されると、凹部１０８を埋め立てる酸化物以外の酸化物層は除去され、凹部１０８を埋め立てる保護酸化膜１１４が形成される。
続いて、誘電膜１１６を形成し、前記誘電膜１１６の上面に導電層１１８を形成してゲートを形成する。前記誘電膜１１６は、酸化物であるＳｉＯ２で形成することが望ましく、前記導電層１１８はタ結晶シリコンで形成することが望ましい。
前記誘電膜１１６は、半導体基板を気温の酸化性雰囲気で誘電体を成長させた後、成長された誘電体と同じ物質を蒸着することによって形成されることが望ましい。
図１９を参照すると、続いて導電層の上面にフォトレジストを塗布した後、これをパターニングしてエッチング工程を遂行すると、二つの保護酸化膜１１４の間に誘電膜及び導電層で構成されたゲートを形成することができる。また、前記ゲートは、実施例によって側壁スペーサを具備することができ、前記導電層１１８の上面にハードマスク層を具備することができる。
図２０を参照すると、続いて基板全体をフォトレジストで塗布する。塗布されたフォトレジストに対してリソグラフィ工程を遂行して高濃度ソース/ドレインが形成される領域をオープンする。従って、オープンされた基板の表面は、前記保護酸化膜１１４と素子分離のために形成された前記絶縁物層１０６との間の基板の表面になる。続いて、オープンされた基板の表面に対して高濃度のイオンを注入してｎ＋/ｐ＋領域１２０を形成する。前記ｎ＋/ｐ＋領域１２０は、高濃度ソース/ドレインになり、電子回路の導電性配線が接触される領域になる。
前記のような本発明によると、低濃度ドーピング領域上に部分酸化膜を形成して後続工程で低濃度ドーピング領域を保護し、有効チャンネル長（ｅｆｆｅｃｔ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）を拡張して高いブレークダウンを有した電界効果トランジスタを得ることができる。また、ゲート電極の下側の電界の集中を避けて電界の集中によるホットキャリアーの発生を抑制して高いブレークダウン電圧を有した電界効果トランジスタを得ることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。
増加型ＮＭＯＳＦＥＴの動作を説明するための特性グラフである。 本発明の一実施例による電界効果トランジスタの断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 図２に図示した電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。 本発明の第２実施例による電界効果トランジスタの製造方法を図示した断面図である。
符号の説明
１００ 半導体基板
１０２ パッド酸化膜
１０４ 窒化物
１０６ 絶縁物層
１０８ 凹部
１０９ スクリーン酸化膜
１１０ 酸化膜
１１２ ｎ−/ｐ−領域
１１４ 保護酸化膜
１１６ 誘電膜
１１８ 導電層
１２０ ｎ＋/ｐ＋領域

Claims (15)

  1. アクティブ領域を定義するために素子分離用トレンチを埋め立てる絶縁物層を有して前記アクティブ領域上に形成された少なくとも一つの凹部を有する半導体基板と、
    前記アクティブ領域中央の上部に形成されたゲートと、
    前記ゲートと前記絶縁物層との間に形成され、前記凹部を埋め立てる保護酸化膜と、
    前記凹部の表面部位に形成された低濃度ソース/ドレインと、
    前記保護酸化膜と絶縁層との間の前記半導体基板表面の部位に形成された高濃度ソース/ドレインと、を含む高耐圧電界効果トランジスタ。
  2. 前記絶縁物層は、ＳｉＯ２からなることを特徴とする請求項１記載の高耐圧電界効果トランジスタ。
  3. 前記ゲートは、チャンネル領域の上部に形成された誘電層及び前記誘電層上に形成された導電層を含むことを特徴とする請求項１記載の高耐圧電界効果トランジスタ。
  4. 前記チャンネル領域は、電荷運搬体（ｃｈａｒｇｅ ｃａｒｒｉｅｒ）として、電子又は正孔を有することを特徴とする請求項３記載の高耐圧電界効果トランジスタ。
  5. 前記保護酸化膜は、一つのアクティブ領域に二つが形成されたことを特徴とする請求項１記載の高耐圧電界効果トランジスタ。
  6. 前記保護酸化膜は、ＳｉＯ２からなることを特徴とする請求項１記載の高耐圧電界効果トランジスタ。
  7. 半導体基板にアクティブ領域を定義する段階と、
    前記アクティブ領域に少なくとも一つの凹部を形成するために前記アクティブ領域を選択的にエッチングする段階と、
    前記凹部を完全に埋め立てる酸化物層を形成するために酸化物を蒸着する段階と、
    前記凹部の表面部位に低濃度ソース/ドレインを形成するために前記酸化物が形成された前記凹部に低濃度のイオンを注入する段階と、
    前記凹部を埋め立てる前記酸化物以外の前記アクティブ領域上に形成された前記酸化物を除去して前記凹部上の保護酸化膜を形成する段階と、
    前記保護酸化膜の間にゲートを形成する段階と、
    前記保護酸化膜と前記絶縁物の間に高濃度のソース/ドレインを形成するために高濃度のイオンを注入する段階と、を含むことを特徴とする高耐圧電界効果トランジスタの形成方法。
  8. 前記アクティブ領域を定義する段階は、
    前記半導体基板上にパッド酸化膜を成長させる段階と、
    前記パッド酸化膜上に窒化膜を蒸着する段階と、
    前記窒化膜を選択的にエッチングして前記パッド酸化膜を部分的に露出する段階と、
    トレンチを形成するために前記露出されたパッド酸化膜及び下部基板をエッチングする段階と、
    前記トレンチを完全に埋め立てるように前記トレンチ及び前記窒化膜に絶縁物を蒸着する段階と、
    前記窒化膜上の絶縁膜を除去する段階と、
    前記窒化膜及びパッド酸化膜を除去する段階と、を含むことを特徴とする請求項７記載の高耐圧電界効果トランジスタの形成方法。
  9. 前記パッド酸化膜を成長させる段階は、９００℃乃至１２００℃の温度で酸素を供給して前記半導体基板表面を酸化させる乾式酸化法を用いることを特徴とする請求項８記載の高耐圧電界効果トランジスタの形成方法。
  10. 前記露出されたパッド酸化膜及び下部基板をエッチングする段階の後、前記半導体基板を酸化性雰囲気で熱処理して前記トレンチが形成された基板をキュアリングする段階を更に含むことを特徴とする請求項８記載の高耐圧電界効果トランジスタの形成方法。
  11. 前記絶縁物を除去する段階は、前記窒化膜を阻止膜として前記絶縁膜の表面に対して化学的機械的研磨工程を遂行することを特徴とする請求項８記載の高耐圧電界効果トランジスタの形成方法。
  12. 前記ゲートを形成する段階は、
    前記保護酸化膜が形成された前記半導体の基板上に誘電膜を形成する段階と、
    前記誘電膜上に導電層を形成する段階と、
    前記保護酸化膜の間の誘電膜及び前記導電層以外の前記誘電膜及び前記導電層を除去する段階と、を含むことを特徴とする請求項７記載の高耐圧電界効果トランジスタの形成方法。
  13. 前記誘電膜を形成する段階は、
    前記半導体基板を高温の酸化性雰囲気で誘電体を成長させる段階と、
    前記誘電体上に成長された誘電体と同じ物質を蒸着させる段階と、を含むことを特徴とする請求項１２記載の高耐圧電界効果トランジスタの形成方法。
  14. 半導体基板にアクティブ領域を定義するために素子分離用トレンチを絶縁物で埋め立てる段階と、
    前記アクティブ領域の左右側に凹部を形成するために前記アクティブ領域を選択的にエッチングする段階と、
    前記凹部が形成された前記半導体の基板上にスクリーン酸化膜を成長させる段階と、
    前記スクリーン酸化膜が成長された凹部の表面部位に低濃度ソース/ドレインを形成するために低濃度のイオンを注入する段階と、
    前記凹部が形成された半導体基板の表面を露出させるためにスクリーン酸化膜を除去する段階と、
    前記露出された半導体基板の表面に前記凹部を完全に埋め立てる酸化物を蒸着する段階と、
    前記凹部を埋め立てる前記酸化物以外の前記アクティブ領域上に形成された前記酸化物を除去して前記凹部上の保護酸化膜を形成する段階と、
    前記保護酸化膜の間にゲートを形成する段階と、
    前記保護酸化膜と前記絶縁物との間に高濃度のソース/ドレインを形成するために高濃度のイオンを注入する段階と、を含むことを特徴とする高耐圧電界効果トランジスタの形成方法。
  15. 前記半導体の基板上にスクリーン酸化膜を成長させる段階は、高温の雰囲気で酸素を供給して前記半導体基板の表面を酸化させる乾式酸化方法を使うことを特徴とする請求項１４記載の高耐圧電界効果トランジスタの形成方法。
JP2004265863A 2003-09-23 2004-09-13 高耐圧電界効果トランジスタ及びこれの形成方法 Pending JP2005101602A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0065891A KR100525615B1 (ko) 2003-09-23 2003-09-23 고내압 전계효과 트랜지스터 및 이를 형성하는 방법

Publications (1)

Publication Number Publication Date
JP2005101602A true JP2005101602A (ja) 2005-04-14

Family

ID=36612256

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004265863A Pending JP2005101602A (ja) 2003-09-23 2004-09-13 高耐圧電界効果トランジスタ及びこれの形成方法

Country Status (3)

Country Link
US (2) US7033896B2 (ja)
JP (1) JP2005101602A (ja)
KR (1) KR100525615B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140939A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置およびその製造方法
US8481391B2 (en) * 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8614468B2 (en) * 2011-06-16 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Mask-less and implant free formation of complementary tunnel field effect transistors
CN102280485B (zh) * 2011-08-12 2013-07-10 淄博美林电子有限公司 一种小体积高耐压mosfet
CN102403233B (zh) * 2011-12-12 2014-06-11 复旦大学 垂直沟道的隧穿晶体管的制造方法
KR102078340B1 (ko) 2013-07-17 2020-02-18 삼성디스플레이 주식회사 정전기 보호 회로 및 이를 구비한 전자 장치
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
CN112825301B (zh) * 2019-11-21 2022-08-12 东南大学 绝缘栅双极型晶体管器件及其制造方法
CN116264253A (zh) * 2021-12-13 2023-06-16 联华电子股份有限公司 半导体装置以及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0425134A (ja) * 1990-05-21 1992-01-28 Seiko Instr Inc 半導体装置
JPH1126766A (ja) * 1997-06-27 1999-01-29 New Japan Radio Co Ltd Ｍｏｓ型電界効果トランジスタおよびその製造方法
JP2000307104A (ja) * 1999-04-23 2000-11-02 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001015734A (ja) * 1999-05-12 2001-01-19 United Microelectronics Corp トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法
JP2001352058A (ja) * 2000-06-09 2001-12-21 Toshiba Corp 半導体装置の製造方法
KR20030073403A (ko) * 2002-03-11 2003-09-19 삼성전자주식회사 정전기 방전 보호를 위한 반도체 장치 및 그 제조 방법
JP2005045147A (ja) * 2003-07-25 2005-02-17 Seiko Epson Corp 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2927161B2 (ja) 1993-10-25 1999-07-28 ヤマハ株式会社 半導体メモリとその製法
US5899726A (en) * 1995-12-08 1999-05-04 Advanced Micro Devices, Inc. Method of forming oxide isolation in a semiconductor device
US5923999A (en) * 1996-10-29 1999-07-13 International Business Machines Corporation Method of controlling dopant diffusion and metal contamination in thin polycide gate conductor of mosfet device
KR100206957B1 (ko) 1996-11-08 1999-07-01 구본준 고전압 반도체소자 및 그 제조방법
KR100216321B1 (ko) 1997-04-02 1999-08-16 구본준 트랜지스터 및 그 제조방법
US6239472B1 (en) * 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
KR20000065719A (ko) * 1999-04-08 2000-11-15 김영환 반도체 소자 및 그 제조방법
US6144538A (en) * 1999-12-20 2000-11-07 United Microelectronics Corp. High voltage MOS transistor used in protection circuits
KR100324339B1 (ko) 2000-02-29 2002-03-13 박종섭 반도체 소자의 제조 방법
US6333234B1 (en) * 2001-03-13 2001-12-25 United Microelectronics Corp. Method for making a HVMOS transistor

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0425134A (ja) * 1990-05-21 1992-01-28 Seiko Instr Inc 半導体装置
JPH1126766A (ja) * 1997-06-27 1999-01-29 New Japan Radio Co Ltd Ｍｏｓ型電界効果トランジスタおよびその製造方法
JP2000307104A (ja) * 1999-04-23 2000-11-02 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001015734A (ja) * 1999-05-12 2001-01-19 United Microelectronics Corp トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法
JP2001352058A (ja) * 2000-06-09 2001-12-21 Toshiba Corp 半導体装置の製造方法
KR20030073403A (ko) * 2002-03-11 2003-09-19 삼성전자주식회사 정전기 방전 보호를 위한 반도체 장치 및 그 제조 방법
JP2005045147A (ja) * 2003-07-25 2005-02-17 Seiko Epson Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR100525615B1 (ko) 2005-11-02
KR20050029564A (ko) 2005-03-28
US20060141726A1 (en) 2006-06-29
US7465978B2 (en) 2008-12-16
US20050062104A1 (en) 2005-03-24
US7033896B2 (en) 2006-04-25

Similar Documents

Publication Publication Date Title
US5364807A (en) Method for fabricating LDD transitor utilizing halo implant
JP5540026B2 (ja) 高耐圧トランジスタ及びその製造方法
JPH10150195A (ja) Ｍｏｓｆｅｔ及びその製造方法
US7465978B2 (en) Field effect transistor with a high breakdown voltage and method of manufacturing the same
JP4093855B2 (ja) 半導体素子の製造方法
US8063439B2 (en) Semiconductor device and fabrication method thereof
TW574746B (en) Method for manufacturing MOSFET with recessed channel
US7566630B2 (en) Buried silicon dioxide / silicon nitride bi-layer insulators and methods of fabricating the same
KR100488099B1 (ko) 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법
KR100592705B1 (ko) 자기 정렬 바이폴라 트랜지스터 형성 방법
JP3526127B2 (ja) Ｍｏｓトランジスタの製造方法
US6410382B1 (en) Fabrication method of semiconductor device
JP2008085082A (ja) パワーｍｏｓｆｅｔ及び同パワーｍｏｓｆｅｔを有する半導体装置及び同パワーｍｏｓｆｅｔの製造方法
US7453121B2 (en) Body contact formation in partially depleted silicon on insulator device
JPH07302908A (ja) 半導体装置及びその製造方法
US6348384B1 (en) Method of using organic polymer as covering layer for device lightly doped drain structure
KR100501648B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR100321171B1 (ko) 반도체소자의 트랜지스터 제조 방법
KR100632043B1 (ko) 반도체 장치의 모스 트랜지스터 제조 방법
JPH0472770A (ja) 半導体装置の製造方法
JPH0778979A (ja) 半導体装置の製造方法
KR100972929B1 (ko) 반도체소자의 제조방법
KR100943133B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
JP2006120801A (ja) 半導体装置及びその製造方法
KR100501935B1 (ko) 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100803