KR102078340B1 - 정전기 보호 회로 및 이를 구비한 전자 장치 - Google Patents

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Abstract

정전기가 외부 입력 단자에 연결된 신호 전송 라인을 통해 내부 회로로 유입되는 것을 방지하는 정전기 보호 회로는, 고전위 구동 전원에 연결되는 제1 전원 라인, 저전위 구동 전원에 연결되는 제2 전원 라인, 상기 제1 전원 라인과 상기 신호 전송 라인 사이에 병렬로 연결되고, 다이오드 연결된 형태를 갖는 복수의 제1 산화물 박막 트랜지스터들 및 상기 신호 전송 라인과 상기 제2 전원 라인 사이에 병렬로 연결되고, 다이오드 연결된 형태를 갖는 복수의 제2 산화물 박막 트랜지스터들을 포함할 수 있다.

Description

정전기 보호 회로 및 이를 구비한 전자 장치{ELECTRO STATIC DISCHARGE PROTECTION CIRCUIT AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 전자 장치에 관한 것이다. 보다 상세하게는, 정전기 보호 회로 및 이를 구비한 전자 장치에 관한 것이다.
외부로부터 정전기 방전(Electro Static Discharge; ESD)에 의한 펄스 전위가 외부 입력 단자(또는, 패드부)를 통하여 표시 장치에 입력되면, 표시 장치에서는 노이즈로 인한 표시 품위의 저하나 내부 회로의 오동작이 발생한다. 심지어, 정전기 방전에 의한 매우 높은 전위가 표시 장치에 입력되면, 내부 회로를 구성하는 기능 소자가 파괴되는 경우도 있다. 이러한 정전기 방전에 의한 전위는 외부 입력 단자뿐만 아니라, 입력선 또는 화소 등에 제공되는 배선에 직접 입력되는 경우도 있다.
이러한 문제점을 해결하기 위하여, 정전기 방전에 의한 펄스 전위부터 내부 회로를 보호하는 정전기 보호회로가 표시 장치에 채용되고 있다. 그러나, 종래의 정전기 보호 회로는, 산화물 박막 트랜지스터(oxide thin film transistor)가 포함된 회로에 적용되는 경우, 제조 공정 및 회로의 구조가 복잡해지고, 생산 비용이 증가하게 되는 문제점이 있다.
본 발명의 일 목적은 안정적인 소자 특성을 갖는 산화물 박막 트랜지스터들을 병렬로 구성한 간단한 구조의 정전기 보호 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 정전기 보호 회로를 구비한 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 정전기가 외부 입력 단자에 연결된 신호 전송 라인을 통해 내부 회로로 유입되는 것을 방지하는 정전기 보호 회로는, 고전위 구동 전원에 연결되는 제1 전원 라인, 저전위 구동 전원에 연결되는 제2 전원 라인, 상기 제1 전원 라인과 상기 신호 전송 라인 사이에 병렬로 연결되고, 다이오드 연결된 형태를 갖는 복수의 제1 산화물 박막 트랜지스터들 및 상기 신호 전송 라인과 상기 제2 전원 라인 사이에 병렬로 연결되고, 다이오드 연결된 형태를 갖는 복수의 제2 산화물 박막 트랜지스터들을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제2 산화물 박막 트랜지스터들은 엔-형(N-type) 박막 트랜지스터들이고, 양의(positive) 문턱 전압을 가질 수 있다.
일 실시예에 의하면, 상기 제1 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 신호 전송 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다.
일 실시예에 있어서, 상기 제2 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 신호 전송 라인에 연결되고, 제1 전극이 상기 제2 전원 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다.
일 실시예에 있어서, 상기 제1 산화물 박막 트랜지스터들은 제1 보호부를 형성하고, 상기 고전위 구동 전원이 제공하는 전압과 상기 제1 산화물 박막 트랜지스터들의 문턱 전압을 더한 전위보다 높은 전압이 상기 신호 전송 라인으로 인가되면, 상기 제1 보호부는 상기 제1 산화물 박막 트랜지스터들을 턴-온 시켜 상기 신호 전송 라인으로부터 상기 제1 전원 라인으로 전류를 흐르게 할 수 있다.
일 실시예에 있어서, 상기 제2 산화물 박막 트랜지스터들은 제2 보호부를 형성하고, 상기 저전위 구동 전원이 제공하는 전압에서 상기 제2 산화물 박막 트랜지스터들의 문턱 전압을 뺀 전위보다 낮은 전압이 상기 신호 전송 라인으로 인가되면, 상기 제2 보호부는 상기 제2 산화물 박막 트랜지스터들을 턴-온 시켜 상기 제2 전원 라인으로부터 상기 신호 전송 라인으로 전류를 흐르게 할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 산화물 박막 트랜지스터들은 피-형(P-type) 박막 트랜지스터들이고, 음의(negative) 문턱 전압을 가질 수 있다.
일 실시예에 있어서, 상기 제1 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 신호 전송 라인에 연결되며, 게이트 전극이 상기 제2 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다.
일 실시예에 있어서, 상기 제2 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 신호 전송 라인에 연결되고, 제1 전극이 상기 제2 전원 라인에 연결되며, 게이트 전극이 상기 제2 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다.
일 실시예에 있어서, 상기 제1 산화물 박막 트랜지스터들은 제1 보호부를 형성하고, 상기 고전위 구동 전원이 제공하는 전압과 상기 제1 산화물 박막 트랜지스터들의 문턱 전압을 더한 전위보다 높은 전압이 상기 신호 전송 라인으로 인가되면, 상기 제1 보호부는 상기 제1 산화물 박막 트랜지스터들을 턴-온 시켜 상기 신호 전송 라인으로부터 상기 제1 전원 라인으로 전류를 흐르게 할 수 있다.
일 실시예에 있어서, 상기 제2 산화물 박막 트랜지스터들은 제2 보호부를 형성하고, 상기 저전위 구동 전원이 제공하는 전압에서 상기 제2 산화물 박막 트랜지스터들의 문턱 전압을 뺀 전위보다 낮은 전압이 상기 신호 전송 라인으로 인가되면, 상기 제2 보호부는 상기 제2 산화물 박막 트랜지스터들을 턴-온 시켜 상기 제2 전원 라인으로부터 상기 신호 전송 라인으로 전류를 흐르게 할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 전자 장치는 적어도 하나 이상의 내부 회로, 외부 입력 단자에 연결되어 상기 내부 회로에 신호를 전달하는 적어도 하나 이상의 신호 전송 라인 및 정전기가 상기 신호 전송 라인을 통해 상기 내부 회로로 유입되는 것을 방지하는 적어도 하나 이상의 정전기 보호 회로를 구비하고, 상기 정전기 보호 회로는, 고전위 구동 전원에 연결되는 제1 전원 라인, 저전위 구동 전원에 연결되는 제2 전원 라인, 상기 제1 전원 라인과 상기 신호 전송 라인 사이에 병렬로 연결되는 복수의 제1 산화물 박막 트랜지스터들 및 상기 신호 전송 라인과 상기 제2 전원 라인 사이에 병렬로 연결되는 복수의 제2 산화물 박막 트랜지스터들을 포함하고, 상기 제1 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 신호 전송 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되는 다이오드 연결된 형태를 가지며, 상기 제2 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 신호 전송 라인에 연결되고, 제1 전극이 상기 제2 전원 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되는 다이오드 연결된 형태를 가지고, 상기 제1 및 제2 산화물 박막 트랜지스터들 각각은 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다.
일 실시예에 있어서, 상기 제1 내지 제2 산화물 박막 트랜지스터들은 엔-형 박막 트랜지스터들이고, 양의 문턱 전압을 가질 수 있다.
일 실시예에 있어서, 상기 전자 장치는 표시 장치일 수 있다.
일 실시예에 있어서, 상기 신호 전송 라인들은 스캔 라인, 데이터 라인, 상기 외부 입력 단자와 상기 스캔 구동부를 연결하는 신호 전송 라인 및 상기 외부 입력 단자와 상기 데이터 구동부를 연결하는 신호 전송 라인을 포함할 수 있다.
본 발명의 실시예들에 따른 정전기 보호 회로는 산화물 박막 트랜지스터의 배열만을 이용한 단순한 구조를 가짐으로써 상기 정전기 보호 회로의 사이즈를 줄일 수 있고, 제조 공정을 간단하게 하며, 생산 비용을 절감할 수 있다. 또한, 상기 정전기 보호 회로는 정전기에 의한 펄스 전위가 내부 회로에 영향을 미치는 것을 효과적으로 억제할 수 있다.
본 발명의 실시예들에 따른 전자 장치는 외부에 정전기 방전 방지를 위한 장치를 추가할 필요 없이, 산화물 박막 트랜지스터 배열만을 이용한 단순한 구조의 정전기 보호 회로를 구비함으로써 제조 공정의 효율을 높이고 생산 비용을 절감할 수 있다. 또한, 상기 정전기 보호 회로는 정전기에 의한 펄스 전위가 내부 회로에 영향을 미치는 것을 효과적으로 억제하여 전자 장치의 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 정전기 보호 회로를 나타내는 도면이다.
도 2a는 산화물 박막 트랜지스터의 I-V 특성을 나타내는 그래프이다.
도 2b는 도 1의 정전기 보호 회로에 적용된 산화물 박막 트랜지스터의 I-V 특성을 나타내는 그래프이다.
도 3a는 도 1의 정전기 보호 회로를 구성하는 산화물 박막 트랜지스터의 일 예를 나타내는 사시도이다.
도 3b는 도 1의 정전기 보호 회로를 구성하는 산화물 박막 트랜지스터의 일 예를 나타내는 평면도이다.
도 4는 본 발명의 실시예들에 따른 정전기 보호 회로를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 전자 장치를 나타내는 블록도이다.
도 6은 도 5의 전자 장치가 표시 장치로 구현된 일 예를 나타내는 블록도이다.
도 7은 도 6의 표시 장치에 정전기 보호 회로가 적용되는 일 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시 된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 출원에서, 동일하다라는 것은 엄밀하게 동일한 경우 외에, 실질적으로 동일한 경우도 포함한다. 설계상 또는 제조상 발생하는 다양한 편차의 존재는 허용된다.
본문에 기재된 "~부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 정전기 보호 회로를 나타내는 도면이다.
도 1을 참조하면, 정전기 보호 회로(100)는 제1 전원 라인(VGH), 제2 전원 라인(VGL), 복수의 제1 산화물 박막 트랜지스터들(N1(1), N1(2), N1(3), …, N1(n)) 및 복수의 제2 산화물 박막 트랜지스터들(N2(1), N2(2), N2(3), …, N2(n))을 포함할 수 있다.
구체적으로, 제1 전원 라인(VGH)은 고전위 구동 전원에 연결되고, 제2 전원 라인(VGL)은 저전위 구동 전원에 연결되며, 제1 보호부(120)는 제1 전원 라인(VGH)과 신호 전송 라인(150) 사이에 병렬로 연결된, 다이오드 연결 형태를 갖는 복수의 제1 산화물 박막 트랜지스터들(N1(1), …, N1(n))(단, 이하 n은 2 이상의 정수)을 포함하고, 제2 보호부(140)는 신호 전송 라인(150)과 제2 전원 라인(VGL) 사이에 병렬로 연결된, 다이오드 연결 형태를 갖는 복수의 제2 산화물 박막 트랜지스터들(N2(1), …, N2(n))을 포함할 수 있다.
일반적으로, 외부 전원 등에서 발생한 펄스 전위는 신호 전송 라인(150)을 통해 내부 회로(110)에 전달될 수 있다. 제1 보호부(120)는 제1 산화물 박막 트랜지스터들(N1(1), N1(2), N1(3), …, N1(n))을 포함할 수 있다. 따라서, 내부 회로(110)가 정상적으로 동작하기 위한 전위의 허용치는 상기 펄스 전위에 따른 최대 값과 최소 값을 포함할 수 있다. 이 때, 외부 입력 단자(105)(또는, 패드부)에 정전기가 유입되어 상기 최대 값보다 높은 전위를 갖게 되면, 제1 보호부(120)가 동작하여 신호 전송 라인(150)의 급격한 전위 변동을 억제하고, 내부 회로(110)를 보호할 수 있다. 제2 보호부(140)는 제2 산화물 박막 트랜지스터들(N2(1), N2(2), N2(3), …, N2(n))을 포함할 수 있다. 외부 입력 단자(105)에 정전기가 유입되어 상기 최소 값보다 낮은 전위를 갖게 되면, 제2 보호부(140)가 동작하여 신호 전송 라인(150)의 급격한 전위 변동을 억제하고, 내부 회로(110)를 보호할 수 있다. 이하, 제1 및 제2 보호부(120, 140)의 동작에 대해 자세히 설명하기로 한다.
제1 및 제2 산화물 박막 트랜지스터(N1(1), N1(2), N1(3), …, N1(n), N2(1), N2(2), N2(3) …, N2(n))는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 일 실시예에서, 상기 제1 및 제2 산화물 박막 트랜지스터들(N1(1), N1(2), N1(3), …, N1(n), N2(1), N2(2), N2(3), …, N2(n))은 엔-형(N-type) 박막 트랜지스터들이고, 양의(positive) 문턱전압을 가질 수 있다. 이하, 도 1에서는 제1 및 제2 산화물 박막 트랜지스터들(N1(1), N1(2), N1(3), …, N1(n), N2(1), N2(2), N2(3), …, N2(n))이 엔-형 박막 트랜지스터인 경우인 것에 대하여 설명한다.
제1 산화물 박막 트랜지스터들(N1(1), …, N1(n))은 제1 보호부(120) 내에 포함될 수 있다. 일 실시예에서, 제1 산화물 박막 트랜지스터들(N1(1), …, N1(n))은 신호 전송 라인(150)과 제1 전원 라인(VGH) 사이를 전기적으로 연결하고, 다이오드 연결된 형태를 가질 수 있다. 제1 산화물 박막 트랜지스터(N1(1), …, N1(n)) 각각은 소스 전극 및 드레인 전극 중 하나를 제1 전극으로, 나머지 하나를 제2 전극으로 가지고, 게이트 전극을 포함할 수 있다.
일 실시예에서, 제1 산화물 박막 트랜지스터들(N1(1), …, N1(n)) 각각은 제2 전극이 제1 전원 라인(VGH)에 연결되고, 제1 전극이 신호 전송 라인(150)에 연결되며, 게이트 전극이 상기 제1 전극에 연결될 수 있다. 따라서, 제1 산화물 박막 트랜지스터들(N1(1), …, N1(n))은 각각의 게이트 전극이 소스 전극 또는 드레인 전극 중 한쪽과 전기적으로 접속됨으로써 다이오드 소자로서 기능할 수 있고, 이를 트랜지스터의 다이오드 연결(즉, 트랜지스터가 다이오드 연결된 형태를 가짐)이라고 한다. 예를 들어, 산화물 박막 트랜지스터(N1(1), …, N1(n))들은 신호 전송 라인(150)과 제1 전원 라인(VGH) 사이에 역방향으로 다이오드 연결될 수 있다. 다만, 역방향으로 다이오드 연결된다는 의미는 일반적인 상태, 즉, 신호 전송 라인(150)으로 정상적인 범위의 전위(또는 정상 상태, 즉, 내부 회로가 정상적으로 동작하는 범위의 전위)가 입력된 경우를 기준으로 한 것이며, 정상 상태를 초과하는 범위의 양의 정전기가 입력되는 경우, 이에 대해서는 다이오드의 연결 방향이 순방향이 될 수 있다.
마찬가지로, 일 실시예에서, 제2 산화물 박막 트랜지스터들(N2(1), …, N2(n)) 각각은 제2 전극이 신호 전송 라인(150)에 연결되고, 제1 전극이 제2 전원 라인(VGL)에 연결되며, 게이트 전극이 상기 제1 전극에 연결될 수 있다. 따라서, 상기 산화물 박막 트랜지스터(N2(1), …, N2(n))들은 각각의 게이트 전극이 소스 전극 또는 드레인 전극 중 한쪽과 전기적으로 접속됨으로써 다이오드 연결될 수 있다. 다만, 상기 산화물 박막 트랜지스터들은 엔-형 산화물 박막 트랜지스터에 한정되는 것은 아니다. 예를 들어, 피-형(P-type) 산화물 박막 트랜지스터가 사용될 수도 있다. 피-형 산화물 박막 트랜지스터들은 음의(negative) 문턱 전압을 가질 수 있다. 이에 대해서는 도 4를 참조하여 후술하기로 한다.
일 실시예에서, 제1 및 제2 산화물 박막 트랜지스터들(N1(1), …, N1(n), N2(1), …, N2(n))은 채널 폭(Channel Width, W)에 대한 채널 길이(Channel Length, L)의 비(W/L)가 1 이하일 수 있다. 일반적으로, 엔-형 산화물 박막 트랜지스터는 소자의 특성상 음의 문턱 전압을 갖는다. 따라서, 신호 전송 라인(150)에 정상 상태의 전위가 전달된 경우에도 상기 산화물 박막 트랜지스터는 턴-온 상태가 되어 정상적인 정전기 보호 회로로서 동작할 수 없게 된다. 이 때, 산화물 박막 트랜지스터의 채널 폭(W)에 대한 채널 길이(L)의 비(이하, W/L은 같은 의미로 쓰인다.)를 작게 하면 문턱 전압을 양의 방향으로 이동시킬 수 있다. 예를 들어, 채널 폭에 대한 채널 길이의 비가 1 이하이면, 문턱 전압의 값은 0.6V 이상으로 조절될 수 있다. 따라서, W/L을 1 이하로 조절하여 정상적으로 동작하는 정전기 보호 회로(100)의 동작을 구현할 수 있다. 산화물 박막 트랜지스터의 특성 및 구조에 대해서는 도 2a 내지 도 3b를 참조하여 자세하게 후술하기로 한다.
일 실시예에서, 제1 산화물 박막 트랜지스터들(N1(1), …, N1(n))은 제1 전원 라인(VGH)과 신호 전송 라인(150) 사이에 병렬로 연결될 수 있다. 산화물 박막 트랜지스터는 W/L을 1이하로 설계하면, 문턱 전압을 증가시킬 수 있다. 그러나, 구조적 특성상 상기 산화물 박막 트랜지스터를 통해 흐르는 전류량은 감소할 수 있다. 따라서, 외부 입력 단자(105) 등에 발생한 정전기를 효과적으로 밖으로 빼낼 수 없다. 그러므로, 정전기에 의해 정상 범위를 초과하는 전위가 외부 입력 단자(105)를 통해 인가된 경우, 병렬로 연결된 제1 산화물 박막 트랜지스터들(N1(1), …, N1(n))이 턴-온(turn-on)되어 신호 전송 라인(150)으로 흐르는 전류를 제1 전원 라인(VGH)으로 흐르게 하여 정전기 보호 회로의 기능을 충실히 수행할 수 있다. 예를 들어, W/L의 사이즈를 갖는 산화물 박막 트랜지스터를 이용해 정전기 보호 회로를 설계하는 경우, W/(n*L)의 사이즈를 갖는 산화물 박막 트랜지스터 n개를 병렬로 연결하여 제1 보호부(120)를 설계할 수 있다. 따라서, 산화물 박막 트랜지스터들은 각각 향상된 양의 문턱 전압 특성을 가지며, 안정적인 정전기 보호 회로로서 동작할 수 있다.
일 실시예에서, 제2 산화물 박막 트랜지스터들(N2(1), …, N2(n))은 신호 전송 라인(150)과 제2 전원 라인(VGL) 사이에 병렬로 연결될 수 있다. 그러므로, 정전기에 의해 정상 범위 미만의 전위가 외부 입력 단자(105)를 통해 인가된 경우, 제2 산화물 박막 트랜지스터들(N2(1), …, N2(n))이 턴-온 됨으로써, 전류를 신호 전송 라인(150)으로 흐르게 보상하여 정전기 보호 회로의 기능을 수행할 수 있다.
제1 전원 라인(VGH)은 고전위 구동 전원에 연결되고, 제2 전원 라인(VGL)은 저전위 구동 전원(VGL)에 연결될 수 있다. 이에 대해서는 정전기 보호 회로의 동작과 관련하여 설명하기로 한다.
내부 회로(110)가 정상적으로 동작하기 위해서, 외부 입력 단자(105)가 펄스 전위를 신호 전송 라인(150)을 통해 내부 회로(110)에 전달할 수 있다. 고전위 구동 전원에 연결된 제1 전원 라인(VGH)에 인가되는 전압은 상기 펄스 전위의 최대값보다 큰 전위(이하, VH)에 상응할 수 있다. 또한, 저전위 구동 전원에 연결된 제2 전원 라인(VGL)에 인가되는 전압은 상기 펄스 전위의 최소값보다 작은 전위(이하, VL)에 상응할 수 있다.
정상 상태(즉, 신호 전송 라인에 정상 범위의 펄스 전위가 제공되는 상태)에서, 다이오드로서 기능하는 제1 및 제2 산화물 박막 트랜지스터들(N1(1), …, N1(n), N2(1), …, N2(n))은 역 바이어스 전압이 인가된 상태에 있다. 따라서, 산화물 박막 트랜지스터들(N1(1), …, N1(n), N2(1), …, N2(n))은 입력 임피던스가 매우 높아지므로, 턴-오프(turn-off) 상태에 해당할 수 있다. 그러므로, 신호 전송 라인(150)은 제1 및 제2 전원 라인(VGH, VGL)과 절연된 상태이고, 상기 구동 전원들은 신호 전송 라인(150)을 통해 전달되는 신호에 영향을 거의 미치지 않는다.
정전기 방전에 의해 신호 전송 라인(150)에 매우 높은 펄스 전위, 구체적으로, 고전위 구동 전원(VGH)이 제공하는 전압(즉, VH)에 제1 산화물 박막 트랜지스터들(N1(1), …, N1(n))의 문턱 전압(VT)를 더한 전위(즉, VH+VT)보다 높은 전위가 순간적으로 인가되는 경우, 상기 제1 보호부(120)에 포함되는 상기 제1 산화물 박막 트랜지스터들(N1(1), …, N1(n))이 턴-온 상태로 될 수 있다. 그러므로, 신호 전송 라인(150)으로부터 제1 전원 라인(VGH) 쪽으로 전류가 흐를 수 있다. 따라서, 정전기 방전에 의한 신호 전송 라인(150)의 급격한 전위 변동을 억제하고, 내부 회로(110)를 보호할 수 있다. 이 때, 제2 보호부(140)에 포함되는 제2 산화물 박막 트랜지스터들(N2(1), …, N2(n))은 턴-오프 상태이며, 신호 전송 라인(150)과 제2 전원 라인(VGL)은 절연된 상태를 유지할 수 있다.
정전기 방전에 의해 신호 전송 라인(150)에 매우 낮은 펄스 전위, 구체적으로, 저전위 구동 전원(VGL)이 제공하는 전압(즉, VL)에 상기 산화물 박막 트랜지스터들(N1(1), …, N1(n), N2(1), …, N2(n))의 문턱 전압(VT)를 뺀 전위(즉, VL-VT)보다 낮은 전위가 순간적으로 인가되는 경우, 제2 보호부(140)에 포함되는 트랜지스터들(N2(1), …, N2(n))이 턴-온 상태로 될 수 있다. 그러므로, 저전위 구동 전원(VGL) 쪽에서 신호 전송 라인(150)으로 전류가 흐를 수 있다. 따라서, 정전기 방전에 의한 신호 전송 라인(150)의 급격한 전위 변동을 억제하고, 내부 회로(110)를 보호할 수 있다. 이 때, 제1 보호부(120)에 포함되는 산화물 박막 트랜지스터들(N1(1), …, N1(n))은 턴-오프 상태이며, 신호 전송 라인(150)과 제1 전원 라인(VGH)은 절연된 상태를 유지할 수 있다.
상술한 바와 같이, 정전기 보호 회로(100)는 복수의 산화물 박막 트랜지스터들을(120, 140) 포함할 수 있다. 산화물 박막 트랜지스터들(N1(1), …, N1(n), N2(1), …, N2(n))은 채널 폭(W)에 대한 채널 길이(L)의 비(W/L)를 1 이하로 하여 설계됨으로써, 양의 문턱 전압을 가지는 트랜지스터의 특성을 갖는다. 따라서, 정전기 보호 회로(100)는 내부 회로(110)가 구동되는 정상 상태 이외 범위의 전위에서만 작동할 수 있다. 또한, 정전기 보호 회로(100)는 복수의 산화물 박막 트랜지스터들(N1(1), …, N1(n), N2(1), …, N2(n))을 신호 전송 라인(150)과 제1 또는 제2 전원 라인(VGH, VGL)에 병렬로 연결함으로써, 내부 회로로의 안정적인 전류의 흐름을 유도할 수 있다.
또한, 정전기 보호 회로(100)는 산화물 박막 트랜지스터의 배열만을 이용한 단순한 구조를 가짐으로써 상기 정전기 보호 회로의 사이즈를 줄일 수 있고, 제조 공정이 간단하며, 생산 비용을 절감하는 효과를 가질 수 있다. 또한, 정전기 보호 회로(100)는 정전기에 의한 펄스 전위가 내부 회로에 영향을 미치는 것을 효과적으로 억제할 수 있다.
이에 따라, 산화물 박막 트랜지스터로 구성되는 전자 장치를 설계하는 경우, 외부에 정전기 방전 방지를 위한 장치를 추가할 필요 없이, 산화물 박막 트랜지스터 배열만을 이용한 단순한 구조의 상기 정전기 보호 회로를 구비함으로써 제조 공정의 효율을 높이고 생산 비용을 절감하는 효과를 가질 수 있다. 또한, 상기 정전기 보호 회로는 정전기에 의한 펄스 전위가 내부 회로에 영향을 미치는 것을 효과적으로 억제하여 전자 장치의 신뢰성을 향상시킬 수 있다. 특히, 최근 대면적의 고화질을 구현하는 산화물 박막 트랜지스터를 이용한 표시 장치에 대한 연구와 관련하여 정전기 보호 회로에도 동일한 산화물 반도체를 적용함으로써, 제조 공정의 효율을 높이고 생산 비용을 절감할 수 있다.
도 2a 산화물 박막 트랜지스터의 I-V 특성을 나타내는 그래프이다.
구체적으로, 도 2a의 그래프는 일반적인 엔-형 산화물 박막 트랜지스터의 ID-VGS 특성을 나타낼 수 있다. 전술한 바와 같이, 산화물 박막 트랜지스터는 게이트 전극과 제1 전극 및 제2 전극을 포함할 수 있다. 산화물 박막 트랜지스터는 소스 전극 및 드레인 전극 중 하나를 제1 전극으로, 나머지 하나를 제2 전극으로 가질 수 있다. 산화물 박막 트랜지스터는 게이트 전극이 소스 전극 또는 드레인 전극 중 한쪽과 전기적으로 접속됨으로써 다이오드 연결될 수 있다. 이에 따른 산화물 박막 트랜지스터는 도 2a에 도시된 바와 같이 소자의 특성상 음의 문턱 전압(VT1)을 가질 수 있다. 산화물 반도체는 높은 캐리어 농도를 가지기 때문에 이러한 산화물 반도체를 이용한 산화물 박막 트랜지스터는 게이트 전압 0V에서도 상당히 높은 전류가 흐르는 상태, 즉, 고갈 모드(depletion mode)로 동작하는 것이 일반적이다. 따라서, 이러한 산화물 반도체 박막 트랜지스터를 턴-오프하기 위해서는 높은 음의 게이트 전압이 필요하다. 그러나, 산화물 박막 트랜지스터를 이용하여 저소비 전력의 표시 장치를 구현하기 위해서는 문턱 전압(VT1)을 보다 양의 방향으로 이동시킬 필요가 있다.
신호를 입력하는 외부 인력 단자(105)를 통해 내부 회로(110)를 구동할 수 있는 정상 상태의 펄스 전위가 인가된다면, 정전기 보호 회로의 트랜지스터들은 턴-오프 상태가 됨으로써, 신호 전송 라인(150)에서 외부(즉, 제1 및 제2 전원 라인)로 연결된 배선을 절연시킨다. 하지만, 음의 문턱 전압을 갖는 트랜지스터의 경우, 정상 상태의 펄스 전위가 신호 전송 라인(150)에 인가된 경우에도 턴-온 되어 정상적인 정전기 보호 회로의 역할을 할 수 없게 된다. 따라서, 상기 문턱 전압을 양의 방향으로 이동시킬 필요가 있다.
도 2b는 도 1의 정전기 보호 회로를 구성하는 산화물 박막 트랜지스터의 I-V 특성을 나타내는 그래프이다.
구체적으로, 엔-형 산화물 박막 트랜지스터의 ID-VGS 특성을 나타내는 그래프이다. 도 2b를 참조하면, 채널 폭(W)에 대한 채널 길이(L)의 비를 조절하여 형성한 산화물 박막 트랜지스터는 문턱 전압이 증가할 수 있다.
[수식 1]
Figure 112013064422343-pat00001
(단, μ0, C0는 상수로서 각각 전자의 이동도와 컨덕턴스를 나타내고, W는 채널 폭을 나타내며, L은 채널 길이를 나타낸다.)
[수식 1]은 엔-형 산화물 박막 트랜지스터의 드레인 전류(ID)와 게이트-소스 전압(VGS), 문턱 전압(VT)에 관한 관계식이다. 따라서, 도 2b의 그래프는 선형 영역에서 드레인 전류와 게이트-소스 전압에 대한 2차 곡선으로 표시될 수 있다.
[수식 1]을 참조하면, VT가 양수이고 양의 방향으로 증가하게 되면, ID를 일정하게 유지하기 위해 W/L(즉, 채널 폭(W)에 대한 채널 길이(L)의 비)의 값이 작아져야 한다. 따라서, 채널 폭을 작게 하거나, 채널 길이를 증가시키면, 양의 문턱 전압 특성을 갖는 산화물 박막 트랜지스터를 설계할 수 있다. 한편, 피-형 산화물 박막 트랜지스터의 경우에는 도 2b의 그래프가 ID 축(axis)을 기준으로 반전된 형태의 I-V 특성을 가질 수 있다. 이 경우, 채널 폭을 작게 하거나, 채널 길이를 증가시키면, 음의 문턱 전압 특성을 갖는 산화물 박막 트랜지스터를 설계할 수 있다.
예를 들어, W/L를 1 이하로 조절하여 산화물 박막 트랜지스터를 구성할 수 있다. 이 때, 산화물 박막 트랜지스터의 문턱 전압은 0.6V 이상의 값을 가질 수 있다. 따라서, 상기 문턱 전압의 특성을 갖는 산화물 박막 트랜지스터는 정전기 보호 소자로서 정상적인 기능을 수행할 수 있다. 다만, 산화물 박막 트랜지스터가 양의 문턱 전압 특성을 나타내게 하는 방법은 이에 한정되는 것은 아니다. 이하, 도 3a 및 3b를 참조하여 W/L을 조절하여 양의 문턱 전압 특성을 갖는 산화물 박막 트랜지스터에 대해 자세히 설명하기로 한다.
도 3a는 도 1의 정전기 보호 회로를 구성하는 산화물 박막 트랜지스터의 일 예를 나타내는 사시도이다.
도 3a를 참조하면, 산화물 박막 트랜지스터(300)는 절연 기판(310), 게이트 전극(320), 게이트 절연막(370), 액티브층(380), 에치스토퍼층(390), 소스 및 드레인 전극(340, 360)을 포함할 수 있다. 또한, 도시하지는 않았으나, 산화물 박막 트랜지스터(300)는 에치스토퍼층(390), 소스 및 드레인 전극(340, 360)을 덮는 보호막 등을 포함할 수 있다.
절연 기판(310)은 실리콘 기판, 플라스틱 기판 또는 유리 기판이 적용될 수 있으며, 절연 기판(310)은 유연성(flexibility)을 가질 수도 있다.
게이트 전극(320)은 절연 기판(310) 상에 소정의 금속을 증착하고, 이를 패터닝 함으로써 형성될 수 있다.
게이트 절연막(370)은 게이트 전극(320)이 형성된 절연 기판(310) 전면에 실리콘질화막(SiNx), 실리콘 산화막(SiO2)과 같은 무기 절연막 또는 하프늄(hafnium:HF) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 형성될 수 있다.
액티브층(380)은 게이트 절연막(370)이 형성된 절연 기판(310) 전면에 산화물 반도체로 이루어진 산화물 반도체막을 형성하고, 마스크 공정을 통해 상기 산화물 반도체막을 선택적으로 식각함으로써 형성될 수 있다. 이때 액티브층(380)은 비정질 아연 산화물(ZnO)에 인듐(indium: In), 갈륨(gallium: Ga) 등의 중금속이 함유된 a-IGZO 반도체로 형성할 수 있다. 다만, 액티브층(380)을 구성하는 물질은 이에 한정되는 것은 아니다.
산화물 반도체는 높은 캐리어 농도를 가지기 때문에 이러한 산화물 반도체를 이용한 산화물 박막 트랜지스터(300)는 게이트 전압 0V에서도 상당히 높은 전류가 흐르는 상태, 즉, 고갈 모드로 동작하는 것이 일반적이다. 따라서, 이러한 산화물 박막 트랜지스터(300)를 턴-오프하기 위해서는 높은 음의 게이트 전압이 필요하다. 그러나, 산화물 박막 트랜지스터(300)를 이용하여 저소비 전력의 표시 장치를 구현하기 위해서는 문턱 전압(VT)을 보다 양의 방향으로 이동시킬 필요가 있다.
본 발명은 산화물 박막 트랜지스터(300)의 채널 폭(즉, W로 표시)과 채널 길이(즉, L로 표시)를 조절하여 문턱 전압(VT)의 크기를 조절할 수 있다. 채널 길이(L)는 소스 전극과 드레인 전극 사이의 거리에 상응할 수 있다. 채널 폭(W)은 산화물 박막 트랜지스터(300) 상에서 채널 길이(L)에 대하여 수직인 방향에 대한 소스 전극 및 드레인 전극(340, 360)의 길이에 상응할 수 있다. 채널 길이(L) 및 채널 폭(W)은 소스 전극 및 드레인 전극(340, 360)의 패터닝 간격을 조절하여 결정될 수 있다. 산화물 박막 트랜지스터(300)의 문턱 전압(VT)은 채널 폭(W)에 대한 채널 길이(L)의 비(W/L)에 따라 변할 수 있다. 채널 폭(W)에 대한 채널 길이(L)의 비(W/L)가 1 이하이면, 문턱 전압(VT)의 값은 0.6V 이상으로 조절될 수 있다. W/L의 값이 1에서 더 작아질수록 문턱 전압의 값은 양의 방향으로 더 증가할 수 있다. 따라서, W/L을 1 이하로 조절한 산화물 박막 트랜지스터(300)를 사용함으로써 정전기 보호 회로(100)의 정상적인 동작을 구현할 수 있다.
에치스토퍼층(390)은 액티브층(380)이 형성된 절연 기판(310) 전면에 질화 실리콘(SiNx), 산화 실리콘(SiO2)과 같은 무기 절연물질로 형성된 에치스토퍼막(etch stopper layer:ESL)을 형성하고, 마스크 공정을 통해 에치스토퍼막을 선택적으로 식각함으로써 형성될 수 있다. 에치스토퍼층(390)은 후속 공정의 플라즈마 처리에 의해 채널 영역의 캐리어 농도가 변화하는 것을 방지하는 역할을 하는 것으로서 실시예에 따라 생략될 수도 있다.
액티브층(380)과 에치스토퍼층(390)은 하나의 마스크 공정을 통해 한번에 형성될 수도 있다.
소스 전극 및 드레인 전극(340, 360)은 에치스토퍼층(390)이 형성된 절연 기판(310)의 전면에 소정의 금속을 증착하고 패터닝함으로써 일정 간격 서로 이격되게 하여 형성될 수 있다. 소스 전극 및 드레인 전극(340, 360)은 하나를 제1 전극으로, 나머지 하나를 제2 전극으로 정의할 수 있다.
도 3b는 도 1의 정전기 보호 회로를 구성하는 산화물 박막 트랜지스터의 일 예를 나타내는 평면도이다.
도 3b를 참조하면, 산화물 박막 트랜지스터(300)는 게이트 전극(320), 소스 전극(340) 및 드레인 전극(360)을 포함할 수 있다.
채널 길이(L)는 소스 전극(340)과 드레인 전극(360) 사이의 거리에 상응할 수 있다. 채널 폭(W)은 산화물 박막 트랜지스터(300) 상에서 채널 길이(L)에 대하여 수직인 방향에 대한 소스 전극 및 드레인 전극(340, 360)의 길이에 상응할 수 있다. 채널 길이(L) 및 채널 폭(W)은 소스 및 드레인 전극(340, 360)의 패터닝 간격을 조절하여 결정될 수 있다. 산화물 박막 트랜지스터(300)의 문턱 전압(VT)은 채널 폭(W)에 대한 채널 길이(L)의 비(W/L)에 따라 변할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
도 4는 본 발명의 실시예들에 따른 정전기 보호 회로를 나타내는 도면이다.
도 4를 참조하면, 정전기 보호 회로(400)는 제1 전원 라인(VGH), 제2 전원 라인(VGL), 복수의 제1 산화물 박막 트랜지스터들(P1(1), P1(2), P1(3), …, P1(n)) 및 복수의 제2 산화물 박막 트랜지스터들(P2(1), P2(2), P2(3), …, P2(n))을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 산화물 박막 트랜지스터들(P1(1), …, P1(n), P2(1), …, P2(n))은 피-형 박막 트랜지스터들이고, 음의 문턱 전압을 가질 수 있다. 이하, 도 4에서는 제1 및 제2 산화물 박막 트랜지스터들(P1(1), …, P1(n), P2(1), …, P2(n))이 피-형 박막 트랜지스터에 상응하는 것으로 하여 설명한다.
구체적으로, 제1 전원 라인(VGH)은 고전위 구동 전원에 연결되고, 제2 전원 라인(VGL)은 저전위 구동 전원에 연결되며, 제1 보호부(420)는 제1 전원 라인(VGH)과 신호 전송 라인(150) 사이에 병렬로 연결된, 다이오드 연결 형태를 갖는 복수의 제1 산화물 박막 트랜지스터들(P1(1), …, P1(n))을 포함하고, 제2 보호부(440)는 신호 전송 라인(150)과 제2 전원 라인(VGL) 사이에 병렬로 연결된, 다이오드 연결 형태를 갖는 복수의 제2 산화물 박막 트랜지스터들(P2(1), …, P2(n))을 포함할 수 있다.
제1 산화물 박막 트랜지스터들(P1(1), …, P1(n))은 제1 보호부(420) 내에 포함될 수 있다. 일 실시예에서, 제1 산화물 박막 트랜지스터들(P1(1), …, P1(n))은 신호 전송 라인(150)과 제1 전원 라인(VGH) 사이를 전기적으로 연결하고, 다이오드 연결된 형태를 가질 수 있다. 제1 산화물 박막 트랜지스터(P1(1), …, P1(n)) 각각은 소스 전극 및 드레인 전극 중 하나를 제1 전극으로, 나머지 하나를 제2 전극으로 가지고, 게이트 전극을 포함할 수 있다. 또한, 제1 산화물 박막 트랜지스터들(P1(1), …, P1(n)) 각각은 제2 전극이 제1 전원 라인(VGH)에 연결되고, 제1 전극이 신호 전송 라인(150)에 연결되며, 게이트 전극이 상기 제2 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다.
제2 산화물 박막 트랜지스터들(P2(1), …, P2(n))은 제2 보호부(440) 내에 포함될 수 있다. 제2 산화물 박막 트랜지스터들(P2(1), …, P2(n)) 각각은 소스 전극 및 드레인 전극 중 하나를 제1 전극으로, 나머지 하나를 제2 전극으로 가지고, 게이트 전극을 포함할 수 있다. 일 실시예에서, 제2 산화물 박막 트랜지스터들(P2(1), …, P2(n)) 각각은 제2 전극이 신호 전송 라인(150)에 연결되고, 제1 전극이 제2 전원 라인(VGL)에 연결되며, 게이트 전극이 상기 제2 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다.
일 실시예에서, 고전위 구동 전원이 제공하는 전압과 제1 산화물 박막 트랜지스터들의 문턱 전압을 더한 전위보다 높은 전압이 신호 전송 라인(150)으로 인가되면, 제1 보호부(420)는 제1 산화물 박막 트랜지스터들(P1(1), …, P1(n))을 턴-온 시켜 신호 전송 라인(150)으로부터 상기 제1 전원 라인(VGH)으로 전류를 흐르게 할 수 있다.
다른 실시예에서, 저전위 구동 전원이 제공하는 전압에서 제2 산화물 박막 트랜지스터들(P2(1), …, P2(n))의 문턱 전압을 뺀 전위보다 낮은 전압이 신호 전송 라인(150)으로 인가되면, 제2 보호부(440)는 제2 산화물 박막 트랜지스터들(P2(1), …, P2(n))을 턴-온 시켜 제2 전원 라인(VGL)으로부터 신호 전송 라인(150)으로 전류를 흐르게 할 수 있다.
다만, 정전기 보호 회로(400)의 동작은 엔-형 산화물 박막 트랜지스터를 적용한 경우와 동일하게 동작하고, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 한편, 피-형 산화물 박막 트랜지스터를 포함하는 정전기 보호 회로(400)는 엔-형 산화물 박막 트랜지스터를 포함하는 정전기 보호 회로(100)와 유사한 구조를 가지며, 양자는 동일한 기능을 수행할 수 있다.
도 5는 본 발명의 실시예들에 따른 전자 장치를 나타내는 블록도이다.
도 5를 참조하면, 전자 장치(500)는 적어도 하나 이상의 내부 회로(110), 외부 입력 단자(105)에 연결되어 상기 내부 회로(110)에 신호를 전달하는 적어도 하나 이상의 신호 전송 라인(150) 및 정전기가 상기 신호 전송 라인을 통해 상기 내부 회로로 유입되는 것을 방지하는 적어도 하나 이상의 정전기 보호 회로(100)를 포함할 수 있다.
정전기 보호 회로(100)는 고전위 구동 전원에 연결되는 제1 전원 라인, 저전위 구동 전원에 연결되는 제2 전원 라인, 제1 전원 라인과 신호 전송 라인 사이에 병렬로 연결되는 복수의 제1 산화물 박막 트랜지스터들 및 신호 전송 라인과 제2 전원 라인 사이에 병렬로 연결되는 복수의 제2 산화물 박막 트랜지스터들을 포함할 수 있다. 제1 산화물 박막 트랜지스터들 각각은 제2 전극이 제1 전원 라인에 연결되고, 제1 전극이 신호 전송 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되는 다이오드 연결된 형태를 가질 수 있다. 제2 산화물 박막 트랜지스터들 각각은 제2 전극이 신호 전송 라인에 연결되고, 제1 전극이 제2 전원 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되는 다이오드 연결된 형태를 가질 수 있다. 또한, 제1 및 제2 산화물 박막 트랜지스터들 각각은 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다. 제1 내지 제2 산화물 박막 트랜지스터들은 엔-형 박막 트랜지스터들이고, 양의 문턱 전압을 가질 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 또한, 제1 내지 제2 산화물 박막 트랜지스터들은 엔-형 박막 트랜지스터로 한정되는 것은 아니다. 예를 들어, 제1 내지 제2 산화물 박막 트랜지스터들은 피-형 박막 트랜지스터들일 수 있다.
전자 장치(500)는 프로세서, 메모리 장치, 저장 장치, 입출력 장치. 파워 서플라이 및 표시 장치를 포함할 수 있다. 이 때, 표시 장치는 도 6의 표시 장치(600)에 상응할 수 있다. 나아가, 전자 장치(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서는 마이크로프로세서(micro processor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치는 전자 기기(600)의 동작에 필요한 데이터들을 저장할 수 있다. 저장 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이는 전자 장치(600)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치는 상기 버스들(또는, 외부 입력 단자들) 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
프로세서, 메모리 장치, 저장 장치, 입출력 장치. 파워 서플라이 및 표시 장치는 상술한 기능을 수행하기 위한 내부 회로들을 구비할 수 있다. 전자 장치(500)가 정상적인 동작을 위해 적어도 하나 이상의 신호 전송 라인(150)에 정전기 보호 회로(100)들을 연결하여, 내부 회로로 유입되는 정전기를 방지할 수 있다.
도 6은 도 5의 전자 장치가 표시 장치로 구현된 일 예를 나타내는 블록도이다.
도 6을 참조하면, 표시 장치(600)는 표시 패널(610), 스캔 구동부(620), 데이터 구동부(630), 파워 유닛(640) 및 타이밍 제어부(650)를 포함할 수 있다. 일 실시예에서, 도 5의 전자 장치(500)는 표시 장치(600)로 구현될 수 있다.
표시 패널(610)은 화소 회로들을 포함한 복수의 단위 화소들을 포함할 수 있다. 스캔 구동부(620)는 복수의 스캔 라인들(SL1, …, SLn)을 통해 상기 화소 회로들에 스캔 신호를 제공할 수 있다. 데이터 구동부(630)는 복수의 데이터 라인들(DL1, …, DLm)을 통해 상기 화소 회로들에 데이터 신호를 제공할 수 있다. 파워 유닛(640)은 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)을 생성하고, 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)을 복수의 전원 라인들(미도시)을 통해 상기 화소 회로들에 제공할 수 있다. 타이밍 제어부(650)는 복수의 제어 신호들(CTL1, CTL2, CTL3)을 생성하고, 상기 제어 신호들(CTL1, CTL2, CTL3)을 스캔 구동부(620), 데이터 구동부(630) 및 파워 유닛(640)에 제공함으로써, 스캔 구동부(620), 데이터 구동부(630) 및 파워 유닛(640)을 제어할 수 있다. 도 6에서는 스캔 구동부(620), 데이터 구동부(630), 파워 유닛(640) 및 타이밍 제어부(650)가 구분되어 도시되어 있지만, 표시 장치(600)를 실제 구현함에 있어 스캔 구동부(620), 데이터 구동부(630), 파워 유닛(640) 및 타이밍 제어부(650)가 명확하게 구분되어 구현되지는 않는다. 그러므로, 스캔 구동부(620), 데이터 구동부(630), 파워 유닛(640) 및 타이밍 제어부(650)는 표시 패널(610)과 연결되는 주변 회로의 기능(function)들로서 해석되어야 한다. 예를 들어, 타이밍 제어부(650)는 스캔 구동부(620), 데이터 구동부(630), 파워 유닛(640) 등의 동작을 수행하거나 또는 그러한 동작을 수행하는 구성요소들을 일부 포함할 수 있다. 외부 입력 단자(또는, 패드부)는 파워 유닛(640) 또는 외부 전원 등으로부터 신호를 입력받아 신호 전송 라인들을 통해 내부 회로(예를 들면, 표시 패널 내부)로 상기 신호를 전달할 수 있다.
정전기 보호 회로는 신호를 전달하는 복수의 신호 전송 라인들 중 하나 이상의 신호 전송 라인에 연결될 수 있다. 정전기 보호 회로는 고전위 구동 전원에 연결되는 제1 전원 라인, 저전위 구동 전원에 연결되는 제2 전원 라인, 제1 전원 라인과 신호 전송 라인 사이에 병렬로 연결되는 복수의 제1 산화물 박막 트랜지스터들 및 신호 전송 라인과 제2 전원 라인 사이에 병렬로 연결되는 복수의 제2 산화물 박막 트랜지스터들을 포함할 수 있다. 제1 산화물 박막 트랜지스터들 각각은 제2 전극이 제1 전원 라인에 연결되고, 제1 전극이 신호 전송 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되는 다이오드 연결된 형태를 가질 수 있다. 제2 산화물 박막 트랜지스터들 각각은 제2 전극이 신호 전송 라인에 연결되고, 제1 전극이 제2 전원 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되는 다이오드 연결된 형태를 가질 수 있다. 또한, 제1 및 제2 산화물 박막 트랜지스터들 각각은 채널 폭에 대한 채널 길이의 비가 1이하일 수 있다. 제1 및 제2 산화물 박막 트랜지스터들은 엔-형 박막 트랜지스터들이고, 양의 문턱 전압을 가질 수 있다. 다만, 상기 정전기 보호 회로에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
일 실시예에서, 신호 전송 라인들은 스캔 라인(SL1, …, SLn), 데이터 라인(DL1, …, DLm), 외부 입력 단자와 스캔 구동부(620)를 연결하는 신호 전송 라인 및 외부 입력 단자와 데이터 구동부(630)를 연결하는 신호 전송 라인들을 포함할 수 있다. 다만, 신호 전송 라인들은 이에 한정되는 것은 아니다. 실시예들에 있어서, 신호 전송 라인은 파워 유닛(640), 타이밍 제어부(650)에 연결된 신호 전송 라인 등 표시 장치(600) 내에 구성된 모든 신호 전송 라인들을 포함할 수 있다.
이에 따라, 정전기 보호 회로는 정전기에 의한 펄스 전위가 내부 회로에 영향을 미치는 것을 효과적으로 억제할 수 있다.
표시 장치는 유기 발광 표시 장치(OLED, Organic Light Emitting Display Device), 액정 디스플레이(LCD, Liquid Crystal Display), 방사성 전자 발광 디스플레이(EL, Electroluminescence), 플라즈마 디스플레이 패널(PDP, Plasma Display Panel), 전계 이미터 디스플레이(FED, Field Emission Display), 전기영동 디스플레이, 이리디센트 디스플레이(ID, Iridescent Display), 백열 디스플레이, 고체 상태 발광 다이오드 디스플레이(LED, Light Emitting Diode) 등을 포함할 수도 있다.
도 7은 도 6의 표시 장치에 정전기 보호 회로가 적용되는 일 예를 나타내는 도면이다.
도 7을 참조하면, 표시 장치(600)는 복수의 화소를 갖는 표시 패널(610), 스캔 구동부(620), 데이터 구동부(630)을 포함할 수 있다. 특히, 상기 표시 장치(600)는 산화물 박막 트랜지스터들로 구성될 수 있다.
표시 패널(610)에는, 스캔 구동부(620)와 전기적으로 접속된 복수의 스캔 라인(720)들과, 데이터 구동부(630)와 전기적으로 접속된 복수의 데이터 라인(740)들이 교차되도록 형성될 수 있다. 여기서, 스캔 라인(720)과 데이터 라인(740)이 교차되는 영역에 하나의 화소가 제공되고, 복수의 화소가 매트릭스 형상으로 배치될 수 있다.
표시 장치(600)는 외부로부터의 전위 신호 또는 구동 신호 등이 입력되는 복수의 외부 입력 단자(105)들을 포함할 수 있다. 각각의 외부 입력 단자(105)들은 스캔 구동부(620) 또는 데이터 구동부(630) 등에 전기적으로 접속될 수 있다.
일 실시예에서, 정전기 보호 회로(100)는 외부 입력 단자(105)와 스캔 구동부(620)를 연결하는 신호 전송 라인 및 외부 입력 단자와 데이터 구동부(630)를 연결하는 신호 전송 라인들 중 하나 이상의 신호 전송 라인에 연결될 수 있다. 따라서, 외부 입력 단자(105)를 통하여 정전기 방전에 의한 펄스 전위가 입력된 경우에도, 상기 펄스 전위가 스캔 구동부(620) 및 데이터 구동부(630)에 입력되는 것이 효과적으로 억제된다.
또한, 일 실시예에서, 정전기 보호 회로(100)는 스캔 라인(720) 및 데이터 라인(740)들 중 하나 이상의 신호 전송 라인에 연결될 수 있다. 또한, 도시하지는 않았지만, 스캔 구동부(620)와 표시 패널(610) 사이 및/또는 데이터 구동부(630)와 표시 패널(610) 사이에, 스캔 라인(720) 또는 데이터 라인(740)과 전기적으로 접속되는 정전기 보호 회로(100)가 제공될 수도 있다.
다만, 정전기 보호 회로가 연결되는 상기 신호 전송 라인들은 이에 한정되는 것은 아니다. 실시예들에 있어서, 신호 전송 라인은 파워 유닛(640), 타이밍 제어부(650)에 연결된 신호 전송 라인 등 표시 장치(600) 내에 구성된 모든 신호 전송 라인들을 포함할 수 있다. 다만, 정전기 보호 회로(100)에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 외부에 정전기 방전 방지를 위한 장치를 추가할 필요 없이, 산화물 박막 트랜지스터 배열만을 이용한 단순한 구조의 정전기 보호 회로를 구비함으로써 제조 공정의 효율을 높이고 생산 비용을 절감하는 효과를 가져올 수 있다. 또한, 상기 정전기 보호 회로는 정전기에 의한 펄스 전위가 내부 회로에 영향을 미치는 것을 효과적으로 억제하여 표시 장치의 신뢰성을 향상시킬 수 있다. 특히, 최근 대면적의 고화질을 구현하는 산화물 박막 트랜지스터를 이용한 표시 장치에 대한 연구 와 관련하여 정전기 보호 회로에도 동일한 산화물 반도체를 적용함으로써, 제조 공정의 효율을 높이고 생산 비용을 절감할 수 있다.
본 발명의 실시예들에 해당하는 정전기보호회로(100)는, 상술한 표시 장치뿐만 아니라 적어도 외부 입력 단자를 갖는 모든 전자 부품 등에 적용할 수 있다. 정전기 보호회로가 적용된 전자 부품은정전기 방전에 의한 영향을 효과적으로 억제하여, 그 신뢰성을 향상시킬 수 있다. 예를 들어, EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치 및/또는 CPU를 포함한 각종 IC 등의 전자 부품에 직접 적용할 수 있다. 또한, 이와 같은 전자 부품을 구비한 전자 기기에 대하여도 그 신뢰성을 향상시킬 수 있다.
본 발명은 정전기 보호가 요구되는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 텔레비전, 디지털 텔레비전, 3D 텔레비전, 개인용 컴퓨터, 노트북, 태블릿, 휴대폰, 스마트폰, 스마트패드, 피디에이(PDA, Personal Digital Assistants), 피엠피(PMP, Portable Multimedia Player), 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 정전기 보호 회로 105: 외부 입력 단자
110: 내부 회로 120: 제1 보호부
140: 제2 보호부 300: 산화물 박막 트랜지스터
400: 정전기 보호 회로 500: 전자 장치
600: 표시 장치 620: 스캔 구동부
630: 데이터 구동부 720: 스캔 라인
740: 데이터 라인

Claims (15)

  1. 정전기가 외부 입력 단자에 연결된 신호 전송 라인을 통해 내부 회로로 유입되는 것을 방지하는 정전기 보호 회로에 있어서,
    고전위 구동 전원에 연결되는 제1 전원 라인;
    저전위 구동 전원에 연결되는 제2 전원 라인;
    상기 제1 전원 라인과 상기 신호 전송 라인 사이에 병렬로 연결되고, 다이오드 연결된 형태를 갖는 복수의 제1 산화물 박막 트랜지스터들; 및
    상기 신호 전송 라인과 상기 제2 전원 라인 사이에 병렬로 연결되고, 다이오드 연결된 형태를 갖는 복수의 제2 산화물 박막 트랜지스터들을 포함하고,
    상기 제1 및 제2 산화물 박막 트랜지스터들은 N형(N-type) 박막 트랜지스터들이고, 양의(positive) 문턱 전압을 가지며,
    상기 제1 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 신호 전송 라인의 공통 노드에 연결되며, 게이트 전극이 상기 제1 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하이고,
    상기 제2 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 신호 전송 라인의 상기 공통 노드에 연결되고, 제1 전극이 상기 제2 전원 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하인 것을 특징으로 하는 정전기 보호 회로.
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  5. 제 1 항에 있어서, 상기 제1 산화물 박막 트랜지스터들은 제1 보호부를 형성하고, 상기 고전위 구동 전원이 제공하는 전압과 상기 제1 산화물 박막 트랜지스터들의 문턱 전압을 더한 전위보다 높은 전압이 상기 신호 전송 라인으로 인가되면, 상기 제1 보호부는 상기 제1 산화물 박막 트랜지스터들을 턴 온 시켜 상기 신호 전송 라인으로부터 상기 제1 전원 라인으로 전류를 흐르게 하는 것을 특징으로 하는 정전기 보호 회로.
  6. 제 1 항에 있어서, 상기 제2 산화물 박막 트랜지스터들은 제2 보호부를 형성하고, 상기 저전위 구동 전원이 제공하는 전압에서 상기 제2 산화물 박막 트랜지스터들의 문턱 전압을 뺀 전위보다 낮은 전압이 상기 신호 전송 라인으로 인가되면, 상기 제2 보호부는 상기 제2 산화물 박막 트랜지스터들을 턴 온 시켜 상기 제2 전원 라인으로부터 상기 신호 전송 라인으로 전류를 흐르게 하는 것을 특징으로 하는 정전기 보호 회로.
  7. 정전기가 외부 입력 단자에 연결된 신호 전송 라인을 통해 내부 회로로 유입되는 것을 방지하는 정전기 보호 회로에 있어서,
    고전위 구동 전원에 연결되는 제1 전원 라인;
    저전위 구동 전원에 연결되는 제2 전원 라인;
    상기 제1 전원 라인과 상기 신호 전송 라인 사이에 병렬로 연결되고, 다이오드 연결된 형태를 갖는 복수의 제1 산화물 박막 트랜지스터들; 및
    상기 신호 전송 라인과 상기 제2 전원 라인 사이에 병렬로 연결되고, 다이오드 연결된 형태를 갖는 복수의 제2 산화물 박막 트랜지스터들을 포함하고,
    상기 제1 및 제2 산화물 박막 트랜지스터들은 P형(P-type) 박막 트랜지스터들이고, 음의(negative) 문턱 전압을 가지며,
    상기 제1 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 신호 전송 라인의 공통 노드에 연결되며, 게이트 전극이 상기 제2 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하이고,
    상기 제2 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 신호 전송 라인의 상기 공통 노드에 연결되고, 제1 전극이 상기 제2 전원 라인에 연결되며, 게이트 전극이 상기 제2 전극에 연결되고, 채널 폭에 대한 채널 길이의 비가 1이하인 것을 특징으로 하는 정전기 보호 회로.
  8. 삭제
  9. 삭제
  10. 제 7 항에 있어서, 상기 제1 산화물 박막 트랜지스터들은 제1 보호부를 형성하고, 상기 고전위 구동 전원이 제공하는 전압과 상기 제1 산화물 박막 트랜지스터들의 문턱 전압을 더한 전위보다 높은 전압이 상기 신호 전송 라인으로 인가되면, 상기 제1 보호부는 상기 제1 산화물 박막 트랜지스터들을 턴 온 시켜 상기 신호 전송 라인으로부터 상기 제1 전원 라인으로 전류를 흐르게 하는 것을 특징으로 하는 정전기 보호 회로.
  11. 제 7 항에 있어서, 상기 제2 산화물 박막 트랜지스터들은 제2 보호부를 형성하고, 상기 저전위 구동 전원이 제공하는 전압에서 상기 제2 산화물 박막 트랜지스터들의 문턱 전압을 뺀 전위보다 낮은 전압이 상기 신호 전송 라인으로 인가되면, 상기 제2 보호부는 상기 제2 산화물 박막 트랜지스터들을 턴 온 시켜 상기 제2 전원 라인으로부터 상기 신호 전송 라인으로 전류를 흐르게 하는 것을 특징으로 하는 정전기 보호 회로.
  12. 적어도 하나 이상의 내부 회로, 외부 입력 단자에 연결되어 상기 내부 회로에 신호를 전달하는 적어도 하나 이상의 신호 전송 라인 및 정전기가 상기 신호 전송 라인을 통해 상기 내부 회로로 유입되는 것을 방지하는 적어도 하나 이상의 정전기 보호 회로를 구비하는 전자 장치에 있어서,
    상기 정전기 보호 회로는,
    고전위 구동 전원에 연결되는 제1 전원 라인;
    저전위 구동 전원에 연결되는 제2 전원 라인;
    상기 제1 전원 라인과 상기 신호 전송 라인 사이에 병렬로 연결되는 복수의 제1 산화물 박막 트랜지스터들; 및
    상기 신호 전송 라인과 상기 제2 전원 라인 사이에 병렬로 연결되는 복수의 제2 산화물 박막 트랜지스터들을 포함하고,
    상기 제1 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 신호 전송 라인의 공통 노드에 연결되며, 게이트 전극이 상기 제1 전극에 연결되는 다이오드 연결된 형태를 가지며,
    상기 제2 산화물 박막 트랜지스터들 각각은 제2 전극이 상기 신호 전송 라인의 상기 공통 노드에 연결되고, 제1 전극이 상기 제2 전원 라인에 연결되며, 게이트 전극이 상기 제1 전극에 연결되는 다이오드 연결된 형태를 가지고,
    상기 제1 및 제2 산화물 박막 트랜지스터들 각각은 채널 폭에 대한 채널 길이의 비가 1이하인 것을 특징으로 하는 전자 장치.
  13. 제 12 항에 있어서, 상기 제1 내지 제2 산화물 박막 트랜지스터들은 N형(N-type) 박막 트랜지스터들이고, 양의(positive) 문턱 전압을 갖는 것을 특징으로 하는 전자 장치.
  14. 제 13 항에 있어서, 상기 전자 장치는 표시 장치인 것을 특징으로 하는 전자 장치.
  15. 제 13 항에 있어서, 상기 신호 전송 라인들은 스캔 라인, 데이터 라인, 상기 외부 입력 단자와 스캔 구동부를 연결하는 신호 전송 라인 및 상기 외부 입력 단자와 데이터 구동부를 연결하는 신호 전송 라인을 포함하는 것을 특징으로 하는 전자 장치.
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