KR100237992B1 - 전원 순서 독립 정전 방전 보호 회로 - Google Patents

전원 순서 독립 정전 방전 보호 회로 Download PDF

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Abstract

복수의 전원 레일을 갖는 IC칩에서 ESD 보호 회로가 구비된다. ESD 보호 회로는 접지와 전원 레일들 사이 및 전원 레일들 각자의 사이에 발생되는 ESD 임펄스로부터 전원 레일들을 보호한다. ESD 보호 회로는 전원 순서 독립적(power sequence independent) 이어서 IC 칩의 여러 가지 전원 레일에 인가되고 또 그로부터 제거되는 전원의 순서화에 대한 제한들을 없앨 수가 있다. 방전 회로는 ESD 임펄스가 이 방전 회로를 통과하나 전원 순서화 동작 중에는 전원 전류가 이 방전 회로를 통과하지 못하게끔 바이어싱 장치(biasing device)에 의해 제어된다.

Description

전원 순서 독립 정전 방전 보호 회로
본 출원은 1994년 9월 26일자로 출원된, 발명의 명칭이 “혼합된 전압 인터페이스용 정전 방전 보호 회로 및 복수 레일 분리 전원 그리드 응용(Electrostatic Discharge Protection Circuits For Mixed VolTage And Multi-Rail Disconnected Power Grid Application)”인 미국 특허 출원 제08/312,255호의 일부 계속 출원이다. 상기 미국 특허 출원은 본 출원에 참고로 그 전체가 편입되어 있다.
본 발명은 반도체 장치에 관한 것으로, 특히 회로소자들에 결정적인 손상을 초래할 수도 있는 바람직하지 못한 전압 상태로 인한 손상으로부터 반도체 장치를 보호하도록 고안된 회로(통상, 정전 방전(electrostatic discharge : ESD) 보호 회로라고 함)에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 전원 버스 구조를 집적 회로(IC) 칩을 위한 전원 순서 독립 온칩(power sequence independent on-chip) ESD 보호 회로에 관한 것이다.
오늘날의 컴퓨터에 구조에서는 서로 다른 여러 가지 내부 전원 전압을 갖는 반도체칩이나 서브시스템(subsystem)들 간의 인터페이싱이 요구된다. 기술 세대의 혼합, 기술 형태, 및 그 응용들 때문에 반도체 전원 전압들은 서로 다르다. 예컨대, 다이나믹 랜덤 억세스 메모리 (DRAM)칩은 다른 논리 회로 및 마이크로프로세서칩들과 통신해야 하고, 마이크로프로세서는 코프로세서(co-processor), 아날로그회로, 프린터, 기타 입/출력(I/O) 회로와 통신해야 한다. 이들 장치들 각각은 서로 다른 전원 전압을 갖게 될 수도 있어 전력 관리나 인터페이싱에 어려움이 있다.
더욱이, IC 칩 자체도 다수의 내부 전원 레일(internal power supply rail)을 가질 수가 있다. DRAM 칩은 제1전원 레일에 따라서 내부회로를 동작시킬 수 있고, 또 다른 전원 레일에 따라서 내부회로를 이용할 수도 있다. 주문형 집적회로(Application Specific Integrated Circuit : ASIC) 칩에서는 많은 서로 다른 전원을 필요로 할 수 있으며, 이들 서로 다른 전원 각각은 여러 가지 내부회로를 위한 것으로 서로 독립적으로 동작할 수가 있다. 전력을 절감하기 위해서 이들 내부회로 각각은 동적으로 변화하는 동작조건들에 따라서 독립적으로 전원 오프(off) 및 온(on)될 수 있다. 이러한 전원 순서화(sequencing)는 설계문제를 야기하게 된다.
ESD 보호 회로는 다수의 독립적으로 순서화된 전원 레일들은 갖는 IC 칩들에서 문제가 되었다. 곤란한 점들을 전원 레일 각각과 접지 간에 배치된 ESD보호 회로와 전원 레일들 간에 배치된 ESD 보호 회로 모두를 설계하는데서 생기게 된다. 예컨대, 종래의 전원 레일 ESD 보호 회로는 “순서 종속성(sequence dependence)”을 갖는데, 여기서 순서 종속성이란 전원이 IC 칩의 복수 전원 레일에 인가되고 제거될 수 있는 순서에 대해 기능적 제한이 있다는 것을 의미하는 것으로 정의된다.
일례로서, 2.5V와 3.3V 전원 레일을 갖는 IC 칩에서는 종래의 ESD 보호 회로는 전원 온(power-on) 시에 2.5V 전원 레일에 전압이 인가되기 전에 먼저 3.3V 전원 레일에 전압이 인가될 것을 필요로 했을 수도 있다. 다른 예로서, 전력 절감모드에서 특정의 전원 레일들이 다른 전원 레일들에 앞서 소정 순서에 따라서 동작 중지(deactivated) 되어야 할 필요가 있을 수 있다. 만일 상기에서 설명된 전원 순서를 위반하면, 예컨대 전압이 인가될 레일로부터 전압인가가 해제된 레일로 전류가 흘러 회로단락을 초래하고 그리고/또는 에너지 절감모드의 목적을 상실할 수 있다. 따라서 “전원 순서 종속성”은 이용가능한 동작전원 절감모드수를 제한하게 된다. 종래의 “전원 순서 종속” 레일간 ESD 보호 회로의 예로서는 이중 다이오드스텍(제1도)와 드레인-게이트 접속구조를 갖는 FET(제2도)가 있다.
따라서, 전원 레일의 ESD 보호를 위해 바람직한 특성은 ESD 보호 회로가 전원 순서에 상관없이 어떤 전원 레일이 전원 업(power-up)되고, 다른 전원 레일이 전원 다운(power-down)되었을 때에 그 전원 업된 전원 레일로부터 전원 전류가 흐르지 못하게 하는 것이다. 이러한 조건을 만족하는 ESD 보호 회로를 여기서 “전원 순서 독립” ESD 보호 회로라고 정의한다. 본 발명은 바로 이 “전원 순서 독립” ESD 보호 회로에 관한 것이다.
요약하면, 본 발명은 복수 전원환경에서 ESD("Electro-Static Discharge")임펄스에 대해서 보호될 수 있는 반도체 구조를 포함한다. 이 반도체 구조는 제1 전원 레일, 제2전원 레일, 및 레일간 ESD 보호 회로를 포함한다. 레일간 ESD 보호 회로는 제1 전원 레일과 제2 전원 레일 사이에 접속되며 전원 순서 독립적이다.
따라서 레일간 ESD 보호 회로는 제1 전원 레일과 제2 전원 레일의 전원 순서에 상관없이 레일간 ESD 보호 회로를 통한 제1 전원 레일과 제2전원 레일간의 전원전류 흐름을 방지한다.
개선점으로서, 레일간 ESD 보호 회로는 소오스, 드레인, 게이트, 및 웰(well)을 구비한 제1 FET를 포함할 수 있다. 소오스는 제1 전원 레일에, 게이트는 제2전원 레일에 접속되며, 드레인과 웰은 전원 순서 독립인 레일간 ESD보호 회로를 간편하게 하도록 공통접속된다. 또한, 레일간 ESD보호 회로는 웰, 제1 전류 전달 단자, 및 제2 전류 전달 단자를 구비한 트랜지스터를 포함할 수도 있다. 트랜지스터의 웰은 공통접속된 드레인과 제1 FET의 웰에 접속되고, 트랜지스터의 제1 전류 전달 단자는 제1 전원 레일에, 제2 전류 전달 단자는 제2 전원 레일에 접속된다. 트랜지스터는 제1 전원 레일과 제2 전원 레일간의 ESD 임펄스방전을 용이하게 하면서도 전원 순서 독립인 레일간 ESD 보호 회로를 간편하게 한다.
다른 개선점으로서, 반도체 구조는 접지판과 이 접지판과 제 1 전원 레일간에 설치된 전원 클램프 ESD 보호 회로를 포함할 수 있다. 특히, 전원 클램프 ESD 보호 회로는 제어가능한 방전회로와 ESD 감지 회로를 포함할 수 있는데, 양자는 제1 전원 레일과 접지판 사이에 접속된다. 이 제어가능한 방전회로는 ESD 감지 회로에 접속된 제어입력부를 구비한다. ESD 감지회로는 ESD 임펄스가 제1 전원 레일에서 검출될 때에 상기 제어가능한 방전회로의 동작을 용이하게 하며 또한 제1전원 레일의 전원 업 동안 상기 제어가능한 방전회로의 동작을 차단하는 것을 용이하게 한다.
또 다른 개선점으로서, 특허 청구의 범위 제5항의 반도체 구조는 레일간 ESD보호 회로와 전원 클램프 ESD 보호 회로의 제어가능한 방전 회로 및 ESD 감지 회로 각각들 사이에 개재되어 레일간 ESD보호 회로를 바이어스시켜 전원 클램프 ESD 보호 회로의 ESD소산을 향상시키는 제어 접속부를 포함할 수 있다. 또 다른 개선점에서는 제2 전원 레일과 접지에 접속되어 ESD 임펄스로부터 제2 전원 레일을 보호하기 위한 다른 전원 클램프 ESD 보호 회로를 포함한다.
요약하면, 본 발명은 본 발명에 관련된 많은 잇점과 특징을 갖고 있다. 전원 레일 각각과 접지 사이 및 전원 레일들 각자의 사이에는 전원 순서 독립 ESD 임펄스 보호 회로가 제공된다. 이 ESD 보호 회로는 전원 순서 독립적이어서 예컨대 전원 업 및 전력 절감 모드시에 전원 순서화에 대한 동작 제한이 제거된다. 또한, 본 명세서에 개시된 기술들은 ESD 임펄스 보호 회로의 성능을 향상시킨다. 그러므로 고전압 ESD 임펄스는 안전하게 방전될 수 있다. 따라서, 본 명세서에 개시된 기술들은 IC 칩의 전원 레일의 ESD 보호 기술을 향상시킨다.
본 발명의 주제는 본 명세서의 결론 부분에서 특히 지적되며 명확히 주장되고 있다. 그러나 본 발명은 실제의 구성 및 방법에 대해서는 물론 그 목적과 잇점에 대해서는 첨부 도면을 참조한 이하의 상세한 설명에서 가장 잘 이해될 수가 있다.
제1도와 제2도는 종래의 전원 순서 종속 레일간 ESD 보호 회로의 계통도.
제3도는 본 발명의 제1실시예에 따른 전원 순서 독립 ESD 보호 회로의 블록도.
제4도는 제3도의 ESD 보호 회로의 일례에 대한 계통도.
제5도는 본 발명의 제2실시예에 따른 전원 순서 독립 ESD 보호 회로의 블록도.
제6도는 제5도의 ESD 보호 회로의 일례에 대한 계통도.
제7도는 본 발명의 제3 실시예에 따른 전원 순서 독립 ESD 보호 회로의 블록도.
제8도는 제7도의 ESD 보호 회로의 일례에 대한 계통도.
제9도는 본 발명의 일실시예에 따른 전원 순서 독립 레일간 ESD 보호 회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명
11, 13 : ESD 임펄스 트리거 전원 클램프 15 : 레일간 ESD 보호 회로
17 : 제어 접속부 21, 23, 25, 29, 31 : PFET
27 : PNP 트랜지스터 33, 35 : 커패시터
본 발명의 바람직한 실시예를 종래 처리 방식에 의해 p 채널 장치가 형성된 n 웰 영역을 포함하는 이온 주입 도펀트를 이용한 잘 알려진 CMOS 기술을 포함하는 특정의 반도체처리 환경에서 설명한다. 절연(Isolation)은 예컨대 문헌상 잘 알려진 샐로우 트렌치(Shallow Trench) 또는 LOCOS 절연이라 불리는 형태의 것이다.
본 발명의 기술에 따르면 복수의 전원 레일을 사용하는 IC 칩에서 정전방전(“ESD”)을 쉽게 억제할 수가 있다. ESD 억제는 전원 공급 레일(전원 레일) 각각 과 접지면(접지)사이와 전원 레일들 사이에서 이루어진다. 또한, ESD 억제는 “전원의 순서 독립적”이다. “전원 순서 독립적”이라는 용어는 여기서 복수의 전원 레일의 동작 및 동작 중지 순서에 상관없이 ESD 보호 회로가 전원 인가 레일로부터 전원 무인가 레일로 전원 전류를 흘러보내지 못하게 한다는 것을 의미하는 것으로 정의된다. 여기서 개시된 회로는 ESD 임펄스가 방전되는 통로를 형성하는 장치들을 포함하는데, 이 장치들은 ESD 임펄스가 가해지는 동안에는 도통되게 하고 전원 순서화 중에는 도통되지 못하게 하는 어떤 회로에 의해 제어된다(즉, 바이어스 된다).
그러므로 전원 레일의 순서화(예컨대, 에너지 절감모드와 관련하여)에 대한 어떠한 동작상의 제한없이 완전한 ESD 보호가 쉽게 이루어질 수가 있다.
본 발명의 제1 실시예에 따른 ESD 보호 회로의 블록도가 제3도에 도시되어 있다. 2개의 전원 레일, Vdd1과 Vdd2가 접지(VSS)를 따라 나란히 도시되어 있다. 전원 레일(Vdd1, Vdd2)은 예컨대 서로 독립적으로 외부로부터 전원이 공급되어도 되고, 또는 전원레일 중 어느 하나만 종래의 조정 회로를 통해 다른 하나의 전원 레일로부터 조정된 전압을 전달해도 된다. 본 실시예에서는 Vdd1은 ESD 임펄스 트리거 전원 클램프(이하, 전원 클램프라 함)(11)를 통해 접지에 접속되고, Vdd2는 ESD 임펄스 트리거 전원 클램프(13)을 통해 접지에 접속된다. 이들 전원 클램프 각각은 각자의 전원 레일을 가해진 ESD 임펄스가 ESD임펄스를 접지로 소산시킬 해당 전원 클램프(11 또는 13)를 작동시키도록 설계된다.
레일간 ESD 보호 회로(15)는 Vdd1을 Vdd2에 접속시켜 이들 사이의 ESD 임펄스를 방전시킨다. ESD 보호 회로(15)는 또한 본 발명의 전원 순서 독립 동작을 용이하게 하는 회로를 포함한다. 특히, 제어 접속부(17)는 ESD 보호 회로(15)가 동작 전원 배열 중에 전압 인가 전원 레일로부터 전압 무인가 전원 레일로 전원 전류를 소산시키는 것을 방지하는 바이어스 전압을 전달한다. 이에 대해서는 더 상세히 후술하기로 한다.
제3도의 레일간 ESD 회로(5)의 일례가 제4도의 계통도로 도시되어 있다. 레일간 ESD 보호 회로(15)는 Vdd1과 Vdd2사이에 접속된 전류 전달 단자들을 구비하여 그들 사이의 ESD 도통 소자로서 기능하는 PNP 트랜지스터(27)를 포함하며, 또한 본 발명의 전원 순서 독립성을 제공해주기 위해 트랜지스터(27)에 대한 바이어스 소자로서 기능하는 p 채널 MOSFET("PFET")(25)도 포함한다. 특히, PFET(25)의 드레인(“D”)과 웰(“W”)은 트랜지스터(27)의 웰(“D”)에 접속된다. PFET(25)의 소오스(“S”)는 Vdd1에 PFET(25)의 게이트는 Vdd2에 접속된다.
예컨대, Vdd2가 접지전위에 있고, Vdd1에 ESD 임펄스가 가해진 동안에는 ESD 임펄스에 따라 트랜지스터(27)의 N 웰이 위로 뜨고, 트랜지스터는 바이어스를 진척시키고, ESD 임펄스는 Vdd2로 소산된다. 트랜지스터(27)는 대칭적으로 Vdd1이 접지전위에 있을 때에 Vdd2에 가해진 ESD임펄스는 상기에서 설명된 Vdd1-Vdd2ESD 임펄스와 동일한 메카니즘에 따라서 동작한다. PFET(25)의 크기가 트랜지스터(27) 보다 훨씬 작기 때문에 PFET(25)로부터의 바이어스 접속은 이러한 메카니즘에 거의 영향을 주지 않는다. 예컨대, 트랜지스터(27)는 베이스폭이 대략 0.1∼1.1 마이크론인 대략 400-1000 마이크론의 폭을 가질 수 있는 반면에 PFET(25)는 채널폭이 대략 0.5∼0.7 마이크론인 대략 100 마이크론의 폭을 가질 수가 있다.
회로 동작 중에는 각 전원 순서화 단계에서 레일간 ESD보호 회로(15)를 통해 전압인가 전원 레일로부터 전압무인가 전원 레일로 전원 전류가 흐르지 않는다는 것이 중요하다. 레일간 ESD보호 회로(15)의 전원 순서 독립은 트랜지스터(27)의 웰(N-웰)에 접속된 PFET(25)의 드레인/웰에 의해 제공된 바이어스에의해 용이해진다.
ESD 보호 회로(15)의 전원 순서 독립의 일례를 전원인가 순서로 시작하는 다음의 예를 통해 설명한다. 접지 전위에 있는 Vdd1과 Vdd2에서 시작하여, Vdd1은 2.5V로 상승된다. PFET(25)는 턴온이고, 이에 따라 트랜지스터(27)의 N-웰 과 PFET(25)의 N-웰(예컨대 구조적으로 제9도에 도시된 것과 같은 N-웰)이 2.5V로 상승한다. 그러므로 트랜지스터(27)는 역바이어스되어 이 트랜지스터를 통해서 전류가 흐르지 못한다. 전원 순서화가 계속됨에 따라 Vdd2는 3.3V로 상승한다. 이러한 변화 과정 중에 PFET(25)는 턴오프되나 공통 N 웰은 2.5V 로 충전된 상태를 유지하고 Vdd2가 상승함에 따라 3.3V-VBE까지 충전된다(VBE는 트랜지스터(27)의 웰로부터 Vdd2에 접속된 에미터로의 전압강하이다.) 더욱 상세하게는 VBE는 N웰이 대략 2.6V 로 충전되게끔 단일의 0.7V 다이오드 전압강화와 같다. 트랜지스터(27)는 이를 통해 전원 레일들 간에 전류가 흐르지 않도록 역바이어스 상태를 유지한다.
전원 레일 모두에 전압이 인가된 채로 시작하는 다른 전원순서에서는, 전력 절감 모드는 예컨대 Vdd1은 접지 전위로 낮아지는 반면에 Vdd2는 3.3V로 유지되도록 할 필요가 있을 수 있다. 이러한 변화 과정 동안과 그 후에 PFET(25)는 오프 상태를 유지하며, 공통 N-웰은 상술한 바와 같이 트랜지스터(27)가 역바이어스된 상태로 2.6V로 충전된 상태를 유지한다. 그러므로 Vdd1과 Vdd2사이에는 전류가 흐르지 못하며 따라서 레일간 ESD 보호 회로(15)의 전원 순서 독립 상태를 이룰 수가 있게 된다.
전원 레일(Vdd1, Vdd2) 각각은 ESD 임펄스의 접지로의 방전을 위해 ESD 임펄스 트리거 전원 클램프(“전원클램프”)를 통해 접지(Vss)에 접속된다. 이 회로들은 ESD 임펄스를 접지로 소산시켜 전원 업시에 각자의 전원 레일이 접지에 결합되는 것을 방지하도록 설계된다.
전원 클램프(11)는 2개의 PFET, 즉 PFET(21)과 PFET(23)을 포함한다. PFET(21)은 제어가능한 방전회로인 PFET(23)의 작동을 제어하는 ESD감지 회로의 일부이다. PFET(21, 23) 각각은 공통접속되어 Vdd1에 접속된 소오스(“S”)와 웰(“W”)을 갖고 있다. PFET(21)의 게이트(“G”)는 Vdd1에 전압이 인가될 때 PFET(21)가 정상적으로 도통되게끔 접지(Vss)에 접속된다. PFET(21)의 드레인은 저역통과 필터를 구성하는 커패시터(33)를 통해 접지에 용량성으로 결합되어 있다. 따라서 만일 Vdd1에 커패시터(33)와 PEFT(21)를 포함하는 회로의 시정수에 해당하는 주파수보다 더 낮은 주파수의 임펄스가 가해지지만 않으면 커패시터(33)를 통해 흐르는 전류는 거의 없을 것이다. PFET(23)는 접지에 접속된 드레인과 PFET(21)의 드레인에 접속된 게이트를 갖고 있다.
Vdd1에 ESD 임펄스(즉, 고주파 에너지)가 가해지면, 커패시터(33)는 이를 통해 ESD 임펄스를 접지로 통과시킬 정도로 충분히 빠르게 충전될 수가 없고, PFET(21)의 드레인은 PFET(23)의 게이트와 접속되어 있으므로 이 게이트와 함께 대략 접지상태를 유지할 것이다. 이와 동시에, PFET(23)의 소오스에 ESD 임펄스가 나타나게 되는데, PFET(23)의 게이트와 이 소오스(VGS) 간의 전압차가 임계전압(VT)를 초과할 경우에 PFET(23)는 도통하여 ESD 임펄스를 접지로 소산시킨다.
ESD 임펄스의 피크전원 지속 기간은 통상적으로 10-8초 내지 10-7초 정도이다. 그러므로 커패시터(33) 값은 ESD 임펄스 주파수의 신호들을 걸러내도록 설계된다. 그러나 커패시터(33)는 전원 온(on) 순서에 따른 주파수(10-6초 정도)의 신호들이 PFET (23)이 전원 공급 동안에 포화되지 않을 정도로, 즉 Vdd1에서 접지로의 단락회로가 생기지 않도록 커패시터를 충전시키는 정도의 크기를 가져야 한다. 특히, 전원 온 중에, 커패시터(33)는 방전하고, 이에 따라 PFET(21)의 드레인 전압, PFET(23)의 게이트 전압, 및 PFET(23)의 소오스 전압이 상승한다. 따라서 전원 온 중에는 PFET(23)의 VT를 절대로 초과하지 않고 PFET(23)는 오프상태를 유지한다. 따라서 ESD 임펄스 트리거 전원 클램프 회로(11)에 의해 전원 순서 독립 동작이 행해지게 된다.
상기 설명으로부터 보아 본 기술 분야의 당업자라면 커패시터(33) 값으로 어떤 값을 선택해야 할 것인지를 잘 알 것이다. 예컨대, 약 5 피코패럿의 용량은 10-8초의 시정수에 해당한다. 더욱이 커패시터(33) (그리고 후술될 커퍼시터(35)도 포함)는 종래의 IC형 커패시터(예컨대 트렌치형(trench) 이나 스택형(stacked) 중에서 선택해도 좋고 아니면 순방향 바이어스 PN 접합과 같은 고유 용량을 갖는 반도체 접합소자이어도 좋다.
ESD 임펄스 트리거 전원 클램프 회로(13)는 ESD 임펄스 트리거 전원 클램프(11)와 유사하게 기능한다. PFET(29)와 커패시터(35)는 ESD 감지 회로를 구성하며, PFET(31)는 제어가능한 방전회로를 구성한다. PFET(29)는 Vdd2에 접속된 소오스, 접지에 직접 결합된 게이트, 및 커패시터(35)를 통해 접지에 결합된 드레인을 갖는다. PFET(31)는 Vdd2에 접속된 소오스, 접지에 접속된 드레인을 갖는다. PFET(29)의 드레인은 PFET(31)를 제어하기 위해 PFET(31)의 게이트에 접속된다. PFET(29, 31)의 웰은 Vdd2에 접속된다.
전원 클램프 회로(11)에서 처럼, Vdd2에 ESD 임펄스가 발생해도 커패시터(35)는 충분히 빠르게 충전할 수 없고 PFET(29)의 드레인과 PFET(31)의 게이트는 접지(Vss) 상태를 유지한다. PFET(31)의 소오스는 ESD 임펄스의 통로를 형성하며, PFET(31)의 VGS가 VT를 초과하면, PFET(31)가 턴온되어 ESD 임펄스를 접지로 소산시킨다.
본 발명의 다른 실시예들에서는 ESD 임펄스 트리거 전원 클램프 회로(11, 13)의 ESD소산 특성을 개선하는데 레일간 ESD보호 회로(15)가 유용하다. ESD 클램프 회로 각각의 2개 PFET는 PFET(25)와 트랜지스터(27)의 공통 N-웰을 공유해도 좋다.
제5도에 도시된 첫 번째 예에서, 전원 순서 독립을 용이하게 하기 위한 (예컨대, 공유 N 웰 형태로 된) 제어 접속부(18)가 레일간 ESD 보호 회로(15)와 ESD 임펄스 트리거 전원 클램프 회로(13) 사이에 설치된다. 더욱 상세하게는, 제6도의 계통도에 도시된 바와 같이, PFET(29,31)의 N-웰들에는 트랜지스터(27)와 PFET(25)의 N-웰들이 접속된다(즉, 구조적으로 공유된다). ESD 임펄스 발생 동안의 전원 클램프 회로(11)의 ESD보호 메카니즘은 레일간 ESD 보호 회로(15)가 N-웰을 공유하지 않았던, 예컨대 제4도의 실시형태와 유사하게 작용한다. 그러나 제6도의 회로에 의해서 ESD 소산이 개선되는데, 특히, PFET(31)의 N-웰은 트랜지스터(27)의 N-웰과 공유되기 때문에 Vdd2로 부터 공유된 N-웰로의 병렬경로가 PFET(31)와 트랜지스터(27)를 통해 존재한다. 일단 ESD 임펄스가 이 공유된 N-웰이 도달하면 이 ESD 임펄스는 전원 클램프 회로(13)와 레일간 ESD보호 회로(15)를 통해 Vdd1으로, 이어서 전원 클램프 회로(11)를 통해 접지로 소산될 수가 있다. 이 공유된 경로는 ESD 전류 흐름을 향상시켜 ESD 성능을 개선시킨다. 더욱이 전원 클램프 회로(13)의 전원 순서 독립은 레일간 ESD 보호 회로(15)의 소자들의 N-웰 공유에 의한 영향을 받지 않는다.
제7도에 도시된 바와 같은 명세서에 개시된 기술들의 다른 변형으로서, 제어 접속부(20)가 레일간 ESD 보호 회로(15)와 ESD 임펄스 트리거 전원 클램프 회로(11)사이에 (공유 N-웰 형태로) 설치된다. 더욱 상세하게로는, 제8도의 계통도에 도시된 바와 같이, 트랜지스터(27)와 PFET(25)의 N-웰은 PFET(21, 23)의 N-웰이 접속된다(즉, 구조적으로 공유된다). DSE 임펄스 발생 동안의 클램프 회로(11)의 ESD보호 메카니즘은 공유 N-웰을 갖지 않았던 예컨대 제4도의 실시예와 유사하게 작용한다. 그러나 본 실시예에서는 ESD소산이 향상된다. 특히, PFET(23)의 N-웰은 트랜지스터(27)의 N-웰과 공유되기 때문에 Vdd1로 부터 그 공유 N-웰로의 병렬 경로가 PFET(23)와 트랜지스터(27)를 통해 존재한다. 일단 ESD 임펄스가 그 공유 N-웰이 도달하면, 전원 클램프 회로(11)와, 레일간 ESD보호 회로(15)와 전원 클램프 회로(13)의 직렬 결합을 통해 소산될 수 있다. 이 공유 경로는 ESD 전류 흐름을 향상시켜 ESD 성능을 개선시킨다. 더욱이 전원 클램프 회로(11)의 전원 순서 독립은 레일간 ESD 보호 회로(15)의 N-웰 공유에 의한 영향을 받지 않는다.
IC칩상의 레일간 ESD 보호 회로(15) 구조는 제9도에 도시되어 있다. 트랜지스터(27) 형태는 P+ 확산 영역(45, 47, 49, 51, 53)이 Vdd1과 Vdd2에 교대로 접속된 PN 접합계열이다. P+ 확산 영역(45, 47, 49, 51, 53) 각각은 공통 N-웰(71)에 인접해 있다. 이 N-웰은 P+ 확산 영역(53, 55)와 게이트 스택(59)(절연체(57) 포함)으로 구성된 PFET(25)에도 공유된다. PFET의 소오스(53)는 Vdd1에 접속되고, 드레인은 N-웰(71)에 결합되도록 N+ 확산 영역(61)에 선으로 연결되어 있다. 게이트(59)는 Vdd2에 접속된다. 절연체(43)는 확산 영역들을 분리한다.
제9도에는 전원 레일 각각으로부터 접지로의 그리고 전원 레일들 간의 부극성(negative) ESD 임펄스를 억제하는 추가구성이 도시되어 있다. Vdd1ESD 소산에 대해서는, N+ 확산영역(41, 65)과 N-웰(73,77)의 각 결합은 기판접지(즉, Vss)에 연결되는 다이오드(83,81)를 구성한다. Vdd2ESD 소산에 대해서는, N+ 확산영역(63)과 N-웰(75)의 결합은 기판 접지(즉, Vss)에 연결되는 다이오드(79)를 구성한다. 각각의 전원 레일들과 접지 사이의 다이오드들은 각 전원레일에 가해진 부극성 ESD 임펄스를 소산시킨다. N-웰(75, 77)과 P 기판(91)의 결합으로 구성된 NPN 트랜지스터(87)는 전원레일들(Vdd1, Vdd2) 사이의 부극성 ESD임펄스를 소산시킨다. N-웰(73,75)과 P 기판(91)으로 구성된 NPN 트랜지스터(85)는 N-웰(71)로 소산시킨다.
본 발명은 많은 잇점과 특징들을 갖고 있다. 각 전원 레일과 접지 사이에 또는 전원 레일들 사이에 전원 순서 독립 ESD 임펄스 보호 동작이 행해진다. ESD보호 회로는 전원 순서 독립적이어서 예컨대 전원 인가나 전력 절감 모드 시에 전원 순서화가 동작상의 제한을 받지 않게 된다. 더욱이, 본 발명에서 개시된 기술들은 ESD 임펄스 보호 회로의 성능을 향상시킨다. 그러므로 고압 ESD 임펄스를 안전하게 방전시킬 수 있다. 따라서 본 발명에서 개시된 기술들은 IC칩상의 전원 레일의 ESD보호 기술을 향상시킨다.
지금까지 본 명세서에서 특정의 바람직한 실시예들에 따라서 본 발명을 상세히 설명하였지만, 여러 가지 다른 변경이나 수정이 가능함은 당업자에게 자명할 것이다. 따라서 첨부된 특허 청구의 범위는 본 발명의 진정한 사상과 영역내에 드는 모든 변경이나 수정도 포함하고 있음을 알아야 한다.

Claims (15)

  1. 제1 전원 레일, 제2 전원 레일, 및 접지를 구비한 복수 전원 환경에서 ESD("정전 방전임펄스에 대해 보호하기 위한 반도체 구조물에 있어서, 상기 제1 전원 레일과 상기 제2 전원 레일 사이에 접속된 레일간 ESD 보호 회로를 구비하되, 상기 레일간 ESD 보호 회로는 상기 제1전원 레일과 상기 제2 전원 레일의 전원 순서화(power sequencing)에 상관없이 상기 레일간 ESD 보호 회로를 통해 상기 제1 전원 레일과 상기 제2 전원 레일 사이의 전원 전류 흐름을 방지하게끔 전원 순서 독립적(power sequence independent)인 ESD 임펄스 보호용 반도체 구조물.
  2. 제1항에 있어서, 상기 레일간 ESD보호 회로는 소오스, 드레인, 게이트, 및 웰을 구비한 제1 FET를 포함하되, 상기 소오스는 상기 제1 전원 레일에 접속되고, 상기 게이트는 상기 제2 전원 레일에 접속되고, 상기 드레인과 상기 웰은 전원 순서 독립적인 상기 레일간 ESD보호 회로를 용이하게 하도록 공통접속된 ESD 임펄스 보호용 반도체 구조물.
  3. 제1 전원 레일과 제2 전원 레일을 구비한 복수 전원 환경에서 ESD(“정전,방전”) 임펄스에 대해 보호하기 위한 반도체 구조물에 있어서, 상기 제1 전원 레일과 상기 제2 전원 레일 사이에 접속된 레일간 ESD 보호 회로룰 구비하되, 상기 레일간 ESD보호 회로는 상기 제1 전원 레일과 상기 제2 전원 레일의 전원 순서화(power sequencing)에 상관없이 상기 레일간 ESD 보호 회로를 통해 상기 제1 전원 레일과 상기 제2 전원 레일 사이의 전원 전류 흐름을 방지하게끔 전원 순서 독립적(power sequence independent)이고, 상기 레일간 ESD 보호 회로는 소오스, 드레인, 게이트, 및 웰을 구비한 제1 FET 를 포함하되, 상기 소오스는 상기 제1 전원 레일에 접속되고, 상기 게이트는 상기 제2 전원 레일에 접속되고, 상기 드레인과 상기 웰은 전원 순서 독립적인 상기 레일간 ESD보호 회로를 용이하게 하도록 공통접속되고, 그리고 상기 레일간 ESD 보호 회로는 웰, 제1 전류 전달 단자, 및 제2 전류 전달 단자를 구비한 트랜지스터를 더 포함하되, 상기 제1 전원 레일과 상기 제2 전원 레일 사이의 ESD 임펄스를 방전시키고 또한 전원 순서 독립적인 상기 레일간 ESD 보호 회로를 용이하게 하도록 상기 웰은 상기 제1 FET의 상기 공통접속된 드레인과 웰에 접속되고, 상기 제1 전류 전달 단자는 상기 제1 전원 레일에 접속되고, 상기 제2 전류 전달단자는 상기 제2 전원 레일에 접속된 ESD 임펄스 보호용 반도체 구조물.
  4. 제1항에 있어서, 상기 제1 전원 레일과 상기 접지 사이에 설치된 전원 클램프 ESD보호 회로를 더 포함하는 ESD 임펄스 보호용 반도체 구조물.
  5. 제4항에 있어서, 상기 전원 클램프 ESD보호 회로는 제어가능한 방전회로와 ESD감지 회로를 포함하되, 상기 제어 가능한 방전 회로와 상기 ESD 감지 회로는 상기 제1 전원 레일과 상기 접지 사이에 접속되고, 상기 제어가능한 방전회로는 상기 ESD감지 회로에 접속된 제어 입력부를 구비하고, 상기 ESD감지 회로는 상기 제1 전원 레일상에서 ESD 임펄스가 검출될 때에는 상기 제어가능한 방전 회로의 동작을 용이하게 하고, 상기 제1 전원 레일의 전원 업(power-up) 동안에는 상기 제어가능한 방전회로의 동작 차단을 용이하게 하는 ESD임펄스 보호용 반도체 구조물.
  6. 제5항에 있어서, 상기 레일간 ESD 보호 회로와 상기 전원 클램프 ESD보호 회로의 상기 제어가능한 방전 회로 및 상기 ESD 감지 회로 각각들 사이에 개재되어 상기 레일간 ESD보호 회로를 바이어스시켜 상기 전원 클램프 ESD보호 회로의 ESD 소산을 향상시키는 제어 접속부를 더 포함하는 ESD임펄스 보호용 반도체 구조물.
  7. 제6항에 있어서, 상기 제어가능한 방전 회로는 전류 전달 단자들, 게이트, 및 웰을 구비한 제2 FET를 포함하고, 상기 전류 전달 단자는 상기 제1 전원 레일과 상기 접지 사이에 접속되고, 상기 게이트는 상기 제어 입력부를 통해 상기 제1 ESD감지 회로에 접속되어 이 회로로부터 작동 신호를 수신하고, 상기 웰은 상기 제어 접속부에 접속된 ESD 임펄스 보호용 반도체 구조물.
  8. 제6항에 있어서, 상기 ESD 감지 회로는 제1 전류 전달 단자. 제2 전류 전달 단자, 게이트, 및 웰을 구비한 제3 FET를 포함하고, 상기 제1 전류 전달 단자는 상기 제1 전원 레일에 접속되고, 상기 제2 전류 전달 단자는 상기 접지에는 용량성으로 결합되며 상기 제어가능한 방전회로의 상기 제어 입력부에는 직접 결합되고, 상기 게이트는 상기 접지에 결합되고, 상기 웰은 상기 제어 접속부에 접속되어서, 상기 용량성 결합이 상기 제1 전원 레일에 가해진 ESD임펄스를 포함하는 고주파 신호에 응답하여 상기 제어가능한 방전회로의 상기 작동을 용이하게 하고 상기 제1 전원 레일의 전원 업(power-up) 동안에는 상기 제어가능한 방전회로의 동작 차단을 용이하게 하는 ESD 임펄스 보호용 반도체 구조물.
  9. 제8항에 있어서, 상기 전원 클램프 ESD보호 회로의 상기 용량성 결합은 커패시터와 반도체 접합 중 어느 하나를 포함하는 ESD 임펄스 보호용 반도체 구조물.
  10. 제6항에 있어서, 상기 전원 클램프 ESD보호 회로는 제1 전원 클램프 ESD보호 회로를 포함하되, 상기 반도체 구조물은 상기 제2 전원 레일과 상기 접지 사이에 접속된 제2 전원 클램프 ESD 보호 회로를 더 포함하는 ESD 임펄스 보호용 반도체 구조물.
  11. 제10항에 있어서, 상기 제어가능한 방전 회로는 제1 제어가능한 방전 회로를 포함하고, 상기 ESD 감지 회로는 제1 ESD감지 회로를 포함하며, 상기 제2 전원 클램프 ESD 보호 회로는 제2 제어가능한 방전 회로와 제2 ESD 감지 회로를 포함하되, 상기 제2 제어가능한 방전 회로와 상기 제2 ESD감지 회로는 상기 제2 전원 레일과 상기 접지 사이에 접속되고, 상기 제2 제어가능한 방전 회로는 상기 제2 ESD감지 회로에 접속된 제어 입력부를 구비하고, 상기 제2 ESD 감지 회로는 상기 제2 전원 레일 상에서 ESD 임펄스가 검출될 때에는 상기 제2 제어가능한 방전 회로의 작동을 용이하게 하고 상기 제2 전원 레일의 전원 업 동안에는 상기 제2 제어가능한 방전 회로의 동작 차단을 용이하게 하는 ESD임펄스 보호용 반도체 구조물.
  12. 제11항에 있어서, 상기 제2 제어가능한 방전 회로는 전류 전달 단자들과 게이트 구비한 제4 FET를 포함하며, 상기 전류 전달 단자들은 상기 제2 전원 레일과 상기 접지 사이에 접속되고, 상기 게이트는 상기 제2 ESD 감지 회로에 접속되어 이 회로로부터 동작 신호를 수신하는 ESD임펄스 보호용 반도체 구조물.
  13. 제11항에 있어서, 상기 제2 ESD 감지 회로는 제1 전류 전달 단자, 제2 전류전달 단자, 게이트, 및 웰을 포함하는 제5 FET를 포함하고, 상기 제1 전류 전달 단자는 상기 제2 전원 레일에 접속되고, 상기 제2 전류 전달 단자는 상기 접지에는 용량성으로 결합되고 상기 제2 제어가능한 방전 회로의 상기 게이트에는 직접 결합되고, 상기 제5 FET의 상기 게이트는 상기 접지에 결합되며, 상기 용량성 결합은 상기 제2 전원 레일 상에 가해지는 ESD 임펄스를 포함하는 고주파신호에 응답하여 상기 제2 제어가능한 방전 회로의 상기 동작을 용이하게 하고 상기 제2 전원 레일의 전원 업 동안에는 상기 제2 제어가능한 방전 회로의 동작 차단을 용이하게 하는 ESD 임펄스 보호용 반도체 구조물.
  14. 제13항에 있어서, 상기 제2 ESD 감지 회로의 상기 용량성 결합은 커패시터와 반도체 접합 중 어느 하나를 포함하는 ESD 임펄스 보호용 반도체 구조물.
  15. 제1항에 있어서, 상기 제1 전원 레일은 제1 동작 전압을 포함하고, 상기 제2 전원 레일은 제2 동작 전압을 포함하며, 상기 제1 동작 전압은 상기 제2 동작 전압보다 더 큰 ESD 임펄스 보호용 반도체 구조물.
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