JPH09121453A - 電力シーケンスに依存しない静電放電保護回路 - Google Patents
電力シーケンスに依存しない静電放電保護回路Info
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- H03K—PULSE TECHNIQUE
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- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
(57)【要約】
【課題】 複数の電源レールを有するＩＣチップにおけ
るＥＳＤ保護回路を提供する。 【解決手段】 ＥＳＤ保護回路は、それぞれの電源レー
ルをアースならびに他の電源レールに関してＥＳＤイン
パルスから保護する。ＥＳＤ保護回路は、電力シーケン
スに依存せず、そのため、ＩＣチップの異なる電源レー
ルに電力が加えられるとき及びそれから電力が遮断され
るときのシーケンス設定に対する制限がなくなる。放電
素子は、電力シーケンス設定の間、ＥＳＤインパルスは
放電素子中を流れるが電源電流は流れないようにバイア
ス素子によって制御される。
るＥＳＤ保護回路を提供する。 【解決手段】 ＥＳＤ保護回路は、それぞれの電源レー
ルをアースならびに他の電源レールに関してＥＳＤイン
パルスから保護する。ＥＳＤ保護回路は、電力シーケン
スに依存せず、そのため、ＩＣチップの異なる電源レー
ルに電力が加えられるとき及びそれから電力が遮断され
るときのシーケンス設定に対する制限がなくなる。放電
素子は、電力シーケンス設定の間、ＥＳＤインパルスは
放電素子中を流れるが電源電流は流れないようにバイア
ス素子によって制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、より詳細には、回路素子に破局的な損傷を引き起
こす可能性のある望ましくない電圧条件による損傷から
デバイスを保護するように設計した、一般に静電放電
（「ＥＳＤ」）保護回路と呼ばれる回路に関する。より
詳細には、本発明は、複数の電力バス構造を備えた集積
回路（「ＩＣ」）用の電力シーケンスに依存しないオン
チップＥＳＤ保護回路に関する。
関し、より詳細には、回路素子に破局的な損傷を引き起
こす可能性のある望ましくない電圧条件による損傷から
デバイスを保護するように設計した、一般に静電放電
（「ＥＳＤ」）保護回路と呼ばれる回路に関する。より
詳細には、本発明は、複数の電力バス構造を備えた集積
回路（「ＩＣ」）用の電力シーケンスに依存しないオン
チップＥＳＤ保護回路に関する。
【０００２】
【従来の技術】今日のコンピュータ・アーキテクチャ
は、半導体チップまたはサブシステムを異なる内部電源
電圧とインタフェースさせる必要がある。半導体チップ
の電源電圧は、技術世代の混合、技術タイプ、および用
途によって異なる。たとえば、ダイナミック・ランダム
・アクセス・メモリ（「ＤＲＡＭ」）は、他の論理回路
やマイクロプロセッサ・チップと通信しなければならな
い。マイクロプロセッサは、補助プロセッサ、アナログ
回路、プリンタ、及びその他の入出力（「Ｉ／Ｏ」）回
路と通信しなければならない。これらのデバイスはそれ
ぞれ、異なる電源電圧を有し、そのために電力の管理お
よびインタフェースが難しくなることがある。
は、半導体チップまたはサブシステムを異なる内部電源
電圧とインタフェースさせる必要がある。半導体チップ
の電源電圧は、技術世代の混合、技術タイプ、および用
途によって異なる。たとえば、ダイナミック・ランダム
・アクセス・メモリ（「ＤＲＡＭ」）は、他の論理回路
やマイクロプロセッサ・チップと通信しなければならな
い。マイクロプロセッサは、補助プロセッサ、アナログ
回路、プリンタ、及びその他の入出力（「Ｉ／Ｏ」）回
路と通信しなければならない。これらのデバイスはそれ
ぞれ、異なる電源電圧を有し、そのために電力の管理お
よびインタフェースが難しくなることがある。
【０００３】さらに、ＩＣチップ自体が、複数の内部電
源レールを有することもある。ＤＲＡＭチップは、第１
の電源レールに基づいて内部回路を動作させ、異なる電
源レールに基づいてインターフェース回路を使用するこ
とがある。特定用途向け集積回路（ＡＳＩＣ）チップ
は、多数の異なる電源を使用することがあり、各電源
は、異なる内部回路用のものであり、それぞれ独立の動
作をすることができる。これらの各内部回路の電源は、
電力を節約するために、動的に変化する動作要件に基づ
いて、独立にオンまたはオフになる。この電力シーケン
スの設定が、設計上の問題を生じる。
源レールを有することもある。ＤＲＡＭチップは、第１
の電源レールに基づいて内部回路を動作させ、異なる電
源レールに基づいてインターフェース回路を使用するこ
とがある。特定用途向け集積回路（ＡＳＩＣ）チップ
は、多数の異なる電源を使用することがあり、各電源
は、異なる内部回路用のものであり、それぞれ独立の動
作をすることができる。これらの各内部回路の電源は、
電力を節約するために、動的に変化する動作要件に基づ
いて、独立にオンまたはオフになる。この電力シーケン
スの設定が、設計上の問題を生じる。
【０００４】ＥＳＤ保護回路は、独立にシーケンス設定
された複数の電源レールを備えたＩＣチップで問題とな
る。各電源レールとアースの間に配置されたＥＳＤ保護
回路でも、電源レール間に配置されたＥＳＤ保護回路で
も設計の際に困難が生じる。たとえば、従来の電源レー
ルＥＳＤ保護回路は、「シーケンス依存性」である。こ
れは、本明細書においては、ＩＣチップの複数の電源レ
ールに電力を加えまたそれから電力を遮断するシーケン
スに機能的な制約があるという意味に定義される。
された複数の電源レールを備えたＩＣチップで問題とな
る。各電源レールとアースの間に配置されたＥＳＤ保護
回路でも、電源レール間に配置されたＥＳＤ保護回路で
も設計の際に困難が生じる。たとえば、従来の電源レー
ルＥＳＤ保護回路は、「シーケンス依存性」である。こ
れは、本明細書においては、ＩＣチップの複数の電源レ
ールに電力を加えまたそれから電力を遮断するシーケン
スに機能的な制約があるという意味に定義される。
【０００５】一例として、２．５Ｖと３．３Ｖの電源レ
ールを備えたＩＣチップにおいて、従来のＥＳＤ保護回
路は、電源がオンの場合、２．５Ｖ電源レールを付勢す
る前に３．３Ｖ電源レールを付勢することを必要とし
た。さらに他の例では、節電モードの間、ある電源レー
ルを他の電源レールよりも前に、所定の順序で非活動化
させなければならないことがある。上記の電力シーケン
ス設定を守らない場合、たとえば付勢されているレール
から付勢されてないレールに電流が流れて、回路の短絡
を引き起こしたり節電モードの目的を無効にしたりする
ことがある。したがって、「電力シーケンス依存性」に
よって、使用できる節電モードの数が制限される。従来
の「電力シーケンス依存性」レール間ＥＳＤ保護回路の
例には、二重ダイオード・スタック（図１）や、ドレイ
ン−ゲート接続を有するＦＥＴ（図２）がある。
ールを備えたＩＣチップにおいて、従来のＥＳＤ保護回
路は、電源がオンの場合、２．５Ｖ電源レールを付勢す
る前に３．３Ｖ電源レールを付勢することを必要とし
た。さらに他の例では、節電モードの間、ある電源レー
ルを他の電源レールよりも前に、所定の順序で非活動化
させなければならないことがある。上記の電力シーケン
ス設定を守らない場合、たとえば付勢されているレール
から付勢されてないレールに電流が流れて、回路の短絡
を引き起こしたり節電モードの目的を無効にしたりする
ことがある。したがって、「電力シーケンス依存性」に
よって、使用できる節電モードの数が制限される。従来
の「電力シーケンス依存性」レール間ＥＳＤ保護回路の
例には、二重ダイオード・スタック（図１）や、ドレイ
ン−ゲート接続を有するＦＥＴ（図２）がある。
【０００６】
【発明が解決しようとする課題】したがって、電源レー
ルのＥＳＤ保護のための望ましい機能は、電源シーケン
ス設定と関係なしに、ある電源レールが電源遮断された
ときに、ＥＤＳ保護回路が、電源投入された電源レール
から電源電流を引き込まないことである。この条件を満
たすＥＳＤ保護回路は、本明細書では、本発明の対象の
「電源シーケンス非依存性」ＥＳＤ保護回路として定義
される。
ルのＥＳＤ保護のための望ましい機能は、電源シーケン
ス設定と関係なしに、ある電源レールが電源遮断された
ときに、ＥＤＳ保護回路が、電源投入された電源レール
から電源電流を引き込まないことである。この条件を満
たすＥＳＤ保護回路は、本明細書では、本発明の対象の
「電源シーケンス非依存性」ＥＳＤ保護回路として定義
される。
【０００７】
【課題を解決するための手段】要約すると、本発明は、
複数電源環境においてＥＳＤ（「静電放電」）インパル
スに対して保護するための半導体構造を含む。半導体構
造は、第１の電源レールと、第２の電源レールと、レー
ル間ＥＳＤ保護回路とを含む。レール間ＥＳＤ保護回路
は、第１の電源レールと第２の電源レールの間に接続さ
れ、電力シーケンスに依存しない。したがって、レール
間ＥＳＤ保護回路は、第１の電源レールおよび第２の電
源レールの電力シーケンス設定と関係なしに、電源電流
が、レール間ＥＳＤ保護回路中および第１の電源レール
と第２の電源レールの間に流れるのを防ぐ。
複数電源環境においてＥＳＤ（「静電放電」）インパル
スに対して保護するための半導体構造を含む。半導体構
造は、第１の電源レールと、第２の電源レールと、レー
ル間ＥＳＤ保護回路とを含む。レール間ＥＳＤ保護回路
は、第１の電源レールと第２の電源レールの間に接続さ
れ、電力シーケンスに依存しない。したがって、レール
間ＥＳＤ保護回路は、第１の電源レールおよび第２の電
源レールの電力シーケンス設定と関係なしに、電源電流
が、レール間ＥＳＤ保護回路中および第１の電源レール
と第２の電源レールの間に流れるのを防ぐ。
【０００８】拡張形として、レール間ＥＳＤ保護回路
は、ソースとドレインとゲートとウェルを有する第１の
ＦＥＴを含むことができる。ソースは第１の電源レール
に接続され、ゲートは第２の電源レールに接続され、ド
レインとウェルが共通接続されて、レール間ＥＳＤ保護
回路が電力シーケンスに依存しないようになっている。
さらに、レール間ＥＳＤ保護回路は、ウェルと第１の電
流端子と第２の電流端子を備えるトランジスタを含むこ
とができる。トランジスタのウェルは、第１のＦＥＴの
共通接続されたドレインとウェルに接続され、トランジ
スタの第１の電流端子は第１の電源レールに接続され、
第２の電流端子は第２の電源レールに接続される。この
トランジスタは、第１の電源レールと第２の電源レール
の間でＥＳＤインパルスの放電を促進し、レール間ＥＳ
Ｄ保護回路が電力シーケンスに依存しないようにする。
は、ソースとドレインとゲートとウェルを有する第１の
ＦＥＴを含むことができる。ソースは第１の電源レール
に接続され、ゲートは第２の電源レールに接続され、ド
レインとウェルが共通接続されて、レール間ＥＳＤ保護
回路が電力シーケンスに依存しないようになっている。
さらに、レール間ＥＳＤ保護回路は、ウェルと第１の電
流端子と第２の電流端子を備えるトランジスタを含むこ
とができる。トランジスタのウェルは、第１のＦＥＴの
共通接続されたドレインとウェルに接続され、トランジ
スタの第１の電流端子は第１の電源レールに接続され、
第２の電流端子は第２の電源レールに接続される。この
トランジスタは、第１の電源レールと第２の電源レール
の間でＥＳＤインパルスの放電を促進し、レール間ＥＳ
Ｄ保護回路が電力シーケンスに依存しないようにする。
【０００９】別の拡張形として、半導体構造は、第１の
電源レールとアース面との間にアースと電力クランプＥ
ＳＤ保護回路を含むこともできる。具体的には、電力ク
ランプＥＳＤ保護回路は、制御可能な放電回路とＥＳＤ
感知回路を含むことができ、これらは両方とも第１の電
源レールとアースの間に接続される。制御可能な放電回
路は、ＥＳＤ感知回路に接続された制御入力を有する。
ＥＳＤ感知回路は、第１の電源レール上でＥＳＤインパ
ルスが検出されたときに制御可能な放電回路が活動化さ
れるようにし、第１の電源レールの電源投入中は制御可
能な放電回路の活動化を阻止するようにする。
電源レールとアース面との間にアースと電力クランプＥ
ＳＤ保護回路を含むこともできる。具体的には、電力ク
ランプＥＳＤ保護回路は、制御可能な放電回路とＥＳＤ
感知回路を含むことができ、これらは両方とも第１の電
源レールとアースの間に接続される。制御可能な放電回
路は、ＥＳＤ感知回路に接続された制御入力を有する。
ＥＳＤ感知回路は、第１の電源レール上でＥＳＤインパ
ルスが検出されたときに制御可能な放電回路が活動化さ
れるようにし、第１の電源レールの電源投入中は制御可
能な放電回路の活動化を阻止するようにする。
【００１０】さらに別の拡張形として、請求項５の半導
体構造は、レール間ＥＳＤ保護回路と、電力クランプＥ
ＳＤ保護回路の制御可能な放電デバイスおよびＥＳＤ感
知回路のそれぞれとの間に、電力クランプＥＳＤ保護回
路にバイアスをかけてそのＥＳＤ放散を増大させる制御
接続を含む。さらに別の拡張形は、第２の電源レールと
アースの間に接続され、第２の電源レールをＥＳＤイン
パルスから保護するもう１つの電力クランプＥＳＤ保護
回路を含む。
体構造は、レール間ＥＳＤ保護回路と、電力クランプＥ
ＳＤ保護回路の制御可能な放電デバイスおよびＥＳＤ感
知回路のそれぞれとの間に、電力クランプＥＳＤ保護回
路にバイアスをかけてそのＥＳＤ放散を増大させる制御
接続を含む。さらに別の拡張形は、第２の電源レールと
アースの間に接続され、第２の電源レールをＥＳＤイン
パルスから保護するもう１つの電力クランプＥＳＤ保護
回路を含む。
【００１１】したがって、本発明は、関連する多くの利
点および特徴を有する。電力シーケンスに依存しないＥ
ＳＤインパルス保護が、各電源レールとアースの間、お
よび電源レール自体の間に提供される。ＥＳＤ保護回路
は、電力シーケンスに依存せず、そのため、電源投入モ
ードや節電モードなどの電源のシーケンス設定に対する
動作上の制約がなくなる。さらに、本明細書に開示した
技術は、ＥＳＤインパルス保護回路の性能を高める。こ
れにより、より高い電圧のＥＳＤインパルスが安全に放
電できる。したがって、本明細書に開示した技法によ
り、ＩＣチップ上での電源レールのＥＳＤ保護の技術が
進歩する。
点および特徴を有する。電力シーケンスに依存しないＥ
ＳＤインパルス保護が、各電源レールとアースの間、お
よび電源レール自体の間に提供される。ＥＳＤ保護回路
は、電力シーケンスに依存せず、そのため、電源投入モ
ードや節電モードなどの電源のシーケンス設定に対する
動作上の制約がなくなる。さらに、本明細書に開示した
技術は、ＥＳＤインパルス保護回路の性能を高める。こ
れにより、より高い電圧のＥＳＤインパルスが安全に放
電できる。したがって、本明細書に開示した技法によ
り、ＩＣチップ上での電源レールのＥＳＤ保護の技術が
進歩する。
【００１２】
【発明の実施の形態】本発明の好ましい実施形態を、従
来の処理によってｐチャネル素子が形成されたｎウェル
領域を有する、周知のＣＭＯＳ技術を利用したイオン注
入ドーパント領域を含む具体的な半導体処理環境に関し
て説明する。分離は、たとえば、文献で周知の浅いトレ
ンチやＬＯＣＯＳ分離と呼ばれるタイプのものである。
来の処理によってｐチャネル素子が形成されたｎウェル
領域を有する、周知のＣＭＯＳ技術を利用したイオン注
入ドーパント領域を含む具体的な半導体処理環境に関し
て説明する。分離は、たとえば、文献で周知の浅いトレ
ンチやＬＯＣＯＳ分離と呼ばれるタイプのものである。
【００１３】本発明の技術は、複数の電源レールを使用
するＩＣチップ内での静電放電（「ＥＳＤ」）の抑制を
容易にする。ＥＳＤの抑制は、各電源レールとアース面
（「アース」）との間、および電源レール自体の間で達
成される。さらに、ＥＳＤの抑制は、「電力シーケンス
に依存しない」。「電力シーケンスに依存しない」とい
う用語は、本明細書では、複数の電源レールの活動化お
よび非活動化の順序と関係なしに、ＥＳＤ保護回路が、
通電されているレールから通電されていないレールへの
電源電流を減少させないという意味に定義される。本明
細書で開示する回路は、ＥＳＤインパルスを放電させる
素子を含み、それらの素子は、ＥＳＤインパルスのある
間はその素子が導通するが、電源シーケンス設定中は導
通しないようにする回路によって制御（すなわちバイア
ス）される。したがって、電源レールのシーケンス設定
に（たとえば、節電モードに関して）動作上の制限を課
すことなく、完全なＥＳＤ保護が行われる。
するＩＣチップ内での静電放電（「ＥＳＤ」）の抑制を
容易にする。ＥＳＤの抑制は、各電源レールとアース面
（「アース」）との間、および電源レール自体の間で達
成される。さらに、ＥＳＤの抑制は、「電力シーケンス
に依存しない」。「電力シーケンスに依存しない」とい
う用語は、本明細書では、複数の電源レールの活動化お
よび非活動化の順序と関係なしに、ＥＳＤ保護回路が、
通電されているレールから通電されていないレールへの
電源電流を減少させないという意味に定義される。本明
細書で開示する回路は、ＥＳＤインパルスを放電させる
素子を含み、それらの素子は、ＥＳＤインパルスのある
間はその素子が導通するが、電源シーケンス設定中は導
通しないようにする回路によって制御（すなわちバイア
ス）される。したがって、電源レールのシーケンス設定
に（たとえば、節電モードに関して）動作上の制限を課
すことなく、完全なＥＳＤ保護が行われる。
【００１４】図３に、本発明による第１の実施形態によ
るＥＳＤ保護回路のブロック図を示す。２つの電源レー
ルＶｄｄ1およびＶｄｄ2がアース（Ｖｓｓ）と共に示さ
れている。電源レールＶｄｄ1およびＶｄｄ2は、たとえ
ば、独立に外部から通電されてもよく、あるいは、一方
の電源レールが、従来のレギュレータ回路を介して、他
方の電源レールから調整された電圧を運んでもよい。こ
の例では、Ｖｄｄ1は、ＥＳＤインパルスでトリガされ
る電力クランプ（「電力クランプ」）１１を介してアー
スに接続され、Ｖｄｄ2は、ＥＳＤインパルスでトリガ
される電力クランプ１３を介してアースに接続される。
これらの電力クランプはそれぞれ、それぞれの電源レー
ル上のＥＳＤインパルスによって対応する電力クランプ
（１１または１３）が活動化され、その電力クランプ
が、ＥＳＤインパルスをアースに逃すように設計され
る。
るＥＳＤ保護回路のブロック図を示す。２つの電源レー
ルＶｄｄ1およびＶｄｄ2がアース（Ｖｓｓ）と共に示さ
れている。電源レールＶｄｄ1およびＶｄｄ2は、たとえ
ば、独立に外部から通電されてもよく、あるいは、一方
の電源レールが、従来のレギュレータ回路を介して、他
方の電源レールから調整された電圧を運んでもよい。こ
の例では、Ｖｄｄ1は、ＥＳＤインパルスでトリガされ
る電力クランプ（「電力クランプ」）１１を介してアー
スに接続され、Ｖｄｄ2は、ＥＳＤインパルスでトリガ
される電力クランプ１３を介してアースに接続される。
これらの電力クランプはそれぞれ、それぞれの電源レー
ル上のＥＳＤインパルスによって対応する電力クランプ
（１１または１３）が活動化され、その電力クランプ
が、ＥＳＤインパルスをアースに逃すように設計され
る。
【００１５】レール間ＥＳＤ保護回路１５は、Ｖｄｄ1
をＶｄｄ2に結合し、そのレール間でＥＳＤインパルス
を放電させる。ＥＳＤ保護回路１５はまた、本発明の電
力シーケンスに依存しない動作を容易にする回路を含
む。具体的には、後でさらに詳しく説明するように、電
力シーケンス設定の間、制御接続１７が、ＥＳＤ保護回
路１５が付勢されている電源レールから付勢されていな
い電源レールに電源電流を逃すのを防ぐバイアス電圧を
運ぶ。
をＶｄｄ2に結合し、そのレール間でＥＳＤインパルス
を放電させる。ＥＳＤ保護回路１５はまた、本発明の電
力シーケンスに依存しない動作を容易にする回路を含
む。具体的には、後でさらに詳しく説明するように、電
力シーケンス設定の間、制御接続１７が、ＥＳＤ保護回
路１５が付勢されている電源レールから付勢されていな
い電源レールに電源電流を逃すのを防ぐバイアス電圧を
運ぶ。
【００１６】図３のレール間ＥＳＤ回路１５の一実施形
態を、図４の回路図に示す。レール間ＥＳＤ保護回路１
５は、Ｖｄｄ1とＶｄｄ2の間に接続された電流端子を備
え、その間でＥＳＤ導体素子として機能するＰＮＰトラ
ンジスタ２７を含む。また、本発明の電力シーケンス非
依存性を実現するため、トランジスタ２７のバイアス素
子として機能するＰチャネルＭＯＳＦＥＴ（「ＰＦＥ
Ｔ」）２５も含む。具体的には、ＰＦＥＴ２５のドレイ
ン（「Ｄ」）とウェル（「Ｗ」）が、トランジスタ２７
のウェル（「Ｗ」）に接続される。ＰＦＥＴ２５のソー
ス（「Ｓ」）がＶｄｄ1に接続され、ＰＦＥＴ２５のゲ
ートがＶｄｄ2に接続される。
態を、図４の回路図に示す。レール間ＥＳＤ保護回路１
５は、Ｖｄｄ1とＶｄｄ2の間に接続された電流端子を備
え、その間でＥＳＤ導体素子として機能するＰＮＰトラ
ンジスタ２７を含む。また、本発明の電力シーケンス非
依存性を実現するため、トランジスタ２７のバイアス素
子として機能するＰチャネルＭＯＳＦＥＴ（「ＰＦＥ
Ｔ」）２５も含む。具体的には、ＰＦＥＴ２５のドレイ
ン（「Ｄ」）とウェル（「Ｗ」）が、トランジスタ２７
のウェル（「Ｗ」）に接続される。ＰＦＥＴ２５のソー
ス（「Ｓ」）がＶｄｄ1に接続され、ＰＦＥＴ２５のゲ
ートがＶｄｄ2に接続される。
【００１７】たとえば、Ｖｄｄ2がアース電位のときに
Ｖｄｄ1にＥＳＤインパルスがあると、トランジスタ２
７のＮウェルがＥＳＤインパルスによって上昇し、トラ
ンジスタが順方向にバイアスされ、ＥＳＤインパルスが
Ｖｄｄ2に逃れる。トランジスタ２７は対称的なので、
Ｖｄｄ2上のＥＳＤインパルスは、Ｖｄｄ1がアース電位
のとき、前述のＶｄｄ1からＶｄｄ2へのＥＳＤインパル
スと同じ機構に従って機能する。ＰＦＥＴ２５からのバ
イアス接続は、ＰＦＥＴ２５の大きさがトランジスタ２
７よりもかなり小さいため、この機構に対して余り影響
がない。たとえば、トランジスタ２７は、幅約４００〜
１０００ミクロン、ベース幅約０．７〜１．１ミクロン
であるが、ＰＦＥＴ２５は、幅約１００ミクロン、チャ
ネル長約０．５〜０．７ミクロンである。
Ｖｄｄ1にＥＳＤインパルスがあると、トランジスタ２
７のＮウェルがＥＳＤインパルスによって上昇し、トラ
ンジスタが順方向にバイアスされ、ＥＳＤインパルスが
Ｖｄｄ2に逃れる。トランジスタ２７は対称的なので、
Ｖｄｄ2上のＥＳＤインパルスは、Ｖｄｄ1がアース電位
のとき、前述のＶｄｄ1からＶｄｄ2へのＥＳＤインパル
スと同じ機構に従って機能する。ＰＦＥＴ２５からのバ
イアス接続は、ＰＦＥＴ２５の大きさがトランジスタ２
７よりもかなり小さいため、この機構に対して余り影響
がない。たとえば、トランジスタ２７は、幅約４００〜
１０００ミクロン、ベース幅約０．７〜１．１ミクロン
であるが、ＰＦＥＴ２５は、幅約１００ミクロン、チャ
ネル長約０．５〜０．７ミクロンである。
【００１８】回路の動作中、電源シーケンス設定の各段
階で、電源電流がレール間ＥＳＤ抑制回路１５を介して
付勢されている電源レールから付勢されていない電源レ
ールに流れないことが重要である。レール間ＥＳＤ抑制
回路１５の電力シーケンス非依存性は、トランジスタ２
７のウェル（Ｎウェル）に接続されたＰＦＥＴ２５のド
レイン／ウェルによって提供されるバイアスによって実
現される。
階で、電源電流がレール間ＥＳＤ抑制回路１５を介して
付勢されている電源レールから付勢されていない電源レ
ールに流れないことが重要である。レール間ＥＳＤ抑制
回路１５の電力シーケンス非依存性は、トランジスタ２
７のウェル（Ｎウェル）に接続されたＰＦＥＴ２５のド
レイン／ウェルによって提供されるバイアスによって実
現される。
【００１９】ＥＳＤ抑制回路１５の電力シーケンス非依
存性の例を、電源投入シーケンスから始まる以下の例で
検討する。Ｖｄｄ1とＶｄｄ2は最初アース電位にあり、
Ｖｄｄ1は２．５Ｖに上がる。ＰＦＥＴ２５がオンにな
り、それにより、トランジスタ２７のＮウェルとＰＦＥ
Ｔ２５のＮウェル（構造的には、たとえば図９のＮウェ
ルと同じ）を２．５Ｖに上げる。したがって、トランジ
スタ２７は逆バイアスされ、その中を電流が流れない。
電力シーケンス設定が続くにつれて、Ｖｄｄ2は３．３
Ｖに上昇する。この遷移中に、ＰＦＥＴ２５はオフにな
るが、共通のＮウェルは、２．５Ｖに充電されたままで
あり、Ｖｄｄ2が上昇するにつれて３．３Ｖ−ＶBEまで
充電される（ＶBEは、トランジスタ２７のウェルからＶ
ｄｄ2に接続されたエミッタまでの電圧降下）。より具
体的には、ＶBEは、単一の０．７Ｖダイオード降下と等
しく、Ｎウェルは約２．６Ｖまで充電される。トランジ
スタ２７は逆バイアスされたままであり、その結果、ト
ランジスタ２７内および電源レール間に電流が流れな
い。
存性の例を、電源投入シーケンスから始まる以下の例で
検討する。Ｖｄｄ1とＶｄｄ2は最初アース電位にあり、
Ｖｄｄ1は２．５Ｖに上がる。ＰＦＥＴ２５がオンにな
り、それにより、トランジスタ２７のＮウェルとＰＦＥ
Ｔ２５のＮウェル（構造的には、たとえば図９のＮウェ
ルと同じ）を２．５Ｖに上げる。したがって、トランジ
スタ２７は逆バイアスされ、その中を電流が流れない。
電力シーケンス設定が続くにつれて、Ｖｄｄ2は３．３
Ｖに上昇する。この遷移中に、ＰＦＥＴ２５はオフにな
るが、共通のＮウェルは、２．５Ｖに充電されたままで
あり、Ｖｄｄ2が上昇するにつれて３．３Ｖ−ＶBEまで
充電される（ＶBEは、トランジスタ２７のウェルからＶ
ｄｄ2に接続されたエミッタまでの電圧降下）。より具
体的には、ＶBEは、単一の０．７Ｖダイオード降下と等
しく、Ｎウェルは約２．６Ｖまで充電される。トランジ
スタ２７は逆バイアスされたままであり、その結果、ト
ランジスタ２７内および電源レール間に電流が流れな
い。
【００２０】両方の電源レールが付勢されて次の電力シ
ーケンスが始まると、節電モードのため、たとえばＶｄ
ｄ1をアース電位まで下げＶｄｄ2を３．３Ｖに維持する
ことが必要となる。この遷移中とその後、ＰＦＥＴ２５
はずっとオフであり、共通のＮウェルは２．６Ｖに充電
されたままであり、トランジスタ２７は前述のように逆
バイアスがかけられる。したがって、Ｖｄｄ1とＶｄｄ2
の間には電流が流れず、そのため、レール間ＥＳＤ保護
回路１５の電力シーケンス非依存性が満足される。
ーケンスが始まると、節電モードのため、たとえばＶｄ
ｄ1をアース電位まで下げＶｄｄ2を３．３Ｖに維持する
ことが必要となる。この遷移中とその後、ＰＦＥＴ２５
はずっとオフであり、共通のＮウェルは２．６Ｖに充電
されたままであり、トランジスタ２７は前述のように逆
バイアスがかけられる。したがって、Ｖｄｄ1とＶｄｄ2
の間には電流が流れず、そのため、レール間ＥＳＤ保護
回路１５の電力シーケンス非依存性が満足される。
【００２１】各電源レール（Ｖｄｄ1とＶｄｄ2）は、Ｅ
ＳＤインパルスをアースに放電させるために、ＥＳＤイ
ンパルスでトリガされる専用の電力クランプ（「電力ク
ランプ」）を介してアース（Ｖｓｓ）に接続される。こ
れらの回路は、ＥＳＤインパルスをアースに逃がし、電
源投入時に各電源レールがアースに結合されないように
設計される。
ＳＤインパルスをアースに放電させるために、ＥＳＤイ
ンパルスでトリガされる専用の電力クランプ（「電力ク
ランプ」）を介してアース（Ｖｓｓ）に接続される。こ
れらの回路は、ＥＳＤインパルスをアースに逃がし、電
源投入時に各電源レールがアースに結合されないように
設計される。
【００２２】電力クランプ１１は、ＰＦＥＴ２１とＰＦ
ＥＴ２３の２つのＰＦＥＴを含む。ＰＦＥＴ２１は、Ｐ
ＦＥＴ２３の活動化を制御するＥＳＤ感知回路の一部で
あり、制御可能な放電回路を構成する。ＰＦＥＴ２１お
よび２３はそれぞれ、一般に、そのソース（「Ｓ」）と
ウェル（「Ｗ」）が共通接続され、かつＶｄｄ1に結合
される。ＰＦＥＴ２１のゲート（「Ｇ」）はアース（Ｖ
ｓｓ）に接続され、したがってＶｄｄ1が付勢されてい
るときＰＦＥＴ２１は常に導通する。ＰＦＥＴ２１のド
レインは、低域フィルタを構成するキャパシタ３３を介
してアースに容量結合される。したがって、Ｖｄｄ
1が、キャパシタ３３とＰＦＥＴ２１を含む回路の時定
数に対応する周波数よりも低い周波数のインパルスを受
けない限り、キャパシタ３３中をわずかな電流しか流れ
ない。ＰＦＥＴ２３は、そのドレインがアースに接続さ
れ、そのゲートがＰＦＥＴ２１のドレインに接続され
る。
ＥＴ２３の２つのＰＦＥＴを含む。ＰＦＥＴ２１は、Ｐ
ＦＥＴ２３の活動化を制御するＥＳＤ感知回路の一部で
あり、制御可能な放電回路を構成する。ＰＦＥＴ２１お
よび２３はそれぞれ、一般に、そのソース（「Ｓ」）と
ウェル（「Ｗ」）が共通接続され、かつＶｄｄ1に結合
される。ＰＦＥＴ２１のゲート（「Ｇ」）はアース（Ｖ
ｓｓ）に接続され、したがってＶｄｄ1が付勢されてい
るときＰＦＥＴ２１は常に導通する。ＰＦＥＴ２１のド
レインは、低域フィルタを構成するキャパシタ３３を介
してアースに容量結合される。したがって、Ｖｄｄ
1が、キャパシタ３３とＰＦＥＴ２１を含む回路の時定
数に対応する周波数よりも低い周波数のインパルスを受
けない限り、キャパシタ３３中をわずかな電流しか流れ
ない。ＰＦＥＴ２３は、そのドレインがアースに接続さ
れ、そのゲートがＰＦＥＴ２１のドレインに接続され
る。
【００２３】Ｖｄｄ1にＥＳＤインパルス（すなわち、
高周波エネルギー）がかかったとき、キャパシタ３３
は、ＥＳＤインパルスをアースへと通過させるほど高速
に充電することはできず、ＰＦＥＴ２１のドレインは、
その間に接続されているＰＥＦＴ２３のゲートと共にほ
ぼアース電位のままである。同時に、ＰＦＥＴ２３のソ
ースにＥＳＤインパルスが現れ、ＰＦＥＴ２３のゲート
とソースの間の電位差（ＶGS）がそのしきい値電圧（Ｖ
T）を越えたとき、ＰＦＥＴ２３が導通して、ＥＳＤイ
ンパルスをアースに逃す。
高周波エネルギー）がかかったとき、キャパシタ３３
は、ＥＳＤインパルスをアースへと通過させるほど高速
に充電することはできず、ＰＦＥＴ２１のドレインは、
その間に接続されているＰＥＦＴ２３のゲートと共にほ
ぼアース電位のままである。同時に、ＰＦＥＴ２３のソ
ースにＥＳＤインパルスが現れ、ＰＦＥＴ２３のゲート
とソースの間の電位差（ＶGS）がそのしきい値電圧（Ｖ
T）を越えたとき、ＰＦＥＴ２３が導通して、ＥＳＤイ
ンパルスをアースに逃す。
【００２４】ＥＳＤインパルスのピーク電力持続時間
は、通常、１０-8〜１０-7秒程度である。したがって、
キャパシタ３３の値は、ＥＳＤインパルスの周波数の信
号をフィルタ除去するように設計される。ただし、キャ
パシタ３３のサイズは、ＰＦＥＴ２３が電源オン時に飽
和せず、アースとＶｄｄ1の有害な回路短絡を引き起こ
さないように、電源投入シーケンスに対応する周波数
（１０-6秒程度）の信号によってキャパシタが充電され
るように設定すべきである。特に、電源オンの間は、キ
ャパシタ３３が充電し、それによりＰＦＥＴ２１のドレ
イン、ＰＦＥＴ２３のゲート、およびＰＦＥＴ２３のソ
ースの電圧が上昇する。したがって、ＰＦＥＴ２３のＶ
Tを越えることがなく、電源オンの間ＰＦＥＴ２３はオ
フのままである。したがって、ＥＳＤインパルスでトリ
ガされる電力クランプ回路１１によって電力シーケンス
非依存性が提供される。
は、通常、１０-8〜１０-7秒程度である。したがって、
キャパシタ３３の値は、ＥＳＤインパルスの周波数の信
号をフィルタ除去するように設計される。ただし、キャ
パシタ３３のサイズは、ＰＦＥＴ２３が電源オン時に飽
和せず、アースとＶｄｄ1の有害な回路短絡を引き起こ
さないように、電源投入シーケンスに対応する周波数
（１０-6秒程度）の信号によってキャパシタが充電され
るように設定すべきである。特に、電源オンの間は、キ
ャパシタ３３が充電し、それによりＰＦＥＴ２１のドレ
イン、ＰＦＥＴ２３のゲート、およびＰＦＥＴ２３のソ
ースの電圧が上昇する。したがって、ＰＦＥＴ２３のＶ
Tを越えることがなく、電源オンの間ＰＦＥＴ２３はオ
フのままである。したがって、ＥＳＤインパルスでトリ
ガされる電力クランプ回路１１によって電力シーケンス
非依存性が提供される。
【００２５】上記の考察から、キャパシタ３３の値の選
択は当業者には明らかであろう。たとえば、約５ピコフ
ァラッドの容量は、１０-8秒の時定数に相当する。さら
に、キャパシタ３３（および後で検討するキャパシタ３
５）は、従来のＩＣ型キャパシタ（たとえば、トレンチ
やスタック型）のうちから選択しても、あるいは順バイ
アスＰＮ接合など固有容量を有する半導体接合素子を含
んでもよい。
択は当業者には明らかであろう。たとえば、約５ピコフ
ァラッドの容量は、１０-8秒の時定数に相当する。さら
に、キャパシタ３３（および後で検討するキャパシタ３
５）は、従来のＩＣ型キャパシタ（たとえば、トレンチ
やスタック型）のうちから選択しても、あるいは順バイ
アスＰＮ接合など固有容量を有する半導体接合素子を含
んでもよい。
【００２６】ＥＳＤインパルスでトリガされる電力クラ
ンプ回路１３は、ＥＳＤインパルスでトリガされる電力
クランプ１１と同様に機能する。ＰＦＥＴ２９とキャパ
シタ３５がＥＳＤ感知回路を構成し、一方、ＰＦＥＴ３
１が制御可能な放電回路を構成する。ＰＦＥＴ２９は、
そのソースがＶｄｄ2に接続され、そのゲートがアース
に直接結合され、そのドレインがキャパシタ３５を介し
てアースに結合されている。ＰＦＥＴ３１は、そのソー
スがＶｄｄ2に接続され、そのドレインがアースに接続
される。ＰＦＥＴ２９のドレインは、ＰＦＥＴ３１のゲ
ートに接続されてそれを制御する。ＰＦＥＴ２９および
３１のウェルは、Ｖｄｄ2に接続される。
ンプ回路１３は、ＥＳＤインパルスでトリガされる電力
クランプ１１と同様に機能する。ＰＦＥＴ２９とキャパ
シタ３５がＥＳＤ感知回路を構成し、一方、ＰＦＥＴ３
１が制御可能な放電回路を構成する。ＰＦＥＴ２９は、
そのソースがＶｄｄ2に接続され、そのゲートがアース
に直接結合され、そのドレインがキャパシタ３５を介し
てアースに結合されている。ＰＦＥＴ３１は、そのソー
スがＶｄｄ2に接続され、そのドレインがアースに接続
される。ＰＦＥＴ２９のドレインは、ＰＦＥＴ３１のゲ
ートに接続されてそれを制御する。ＰＦＥＴ２９および
３１のウェルは、Ｖｄｄ2に接続される。
【００２７】電力クランプ回路１１と同様、Ｖｄｄ2に
ＥＳＤインパルスが現れたとき、キャパシタ３５は十分
に高速に充電できず、ＰＦＥＴ２９のドレインとＰＦＥ
Ｔ３１のゲートはアース電位（Ｖｓｓ）のままである。
ＰＦＥＴ３１のソースがＥＳＤインパルスを追跡し、Ｐ
ＦＥＴ３１のＶGSがＶTを越えたとき、ＰＦＥＴ３１が
オンになり、それによりＥＳＤインパルスをアースに逃
す。
ＥＳＤインパルスが現れたとき、キャパシタ３５は十分
に高速に充電できず、ＰＦＥＴ２９のドレインとＰＦＥ
Ｔ３１のゲートはアース電位（Ｖｓｓ）のままである。
ＰＦＥＴ３１のソースがＥＳＤインパルスを追跡し、Ｐ
ＦＥＴ３１のＶGSがＶTを越えたとき、ＰＦＥＴ３１が
オンになり、それによりＥＳＤインパルスをアースに逃
す。
【００２８】本発明の他の実施形態では、レール間ＥＳ
Ｄ抑制回路１５は、ＥＳＤインパルスでトリガされる電
力クランプ回路１１および１３のＥＳＤ放散特性の改善
に有用である。ＰＦＥＴ２５とトランジスタ２７の共通
Ｎウェルを、両方のＥＳＤクランプ回路の２つのＰＦＥ
Ｔと共用することもできる。
Ｄ抑制回路１５は、ＥＳＤインパルスでトリガされる電
力クランプ回路１１および１３のＥＳＤ放散特性の改善
に有用である。ＰＦＥＴ２５とトランジスタ２７の共通
Ｎウェルを、両方のＥＳＤクランプ回路の２つのＰＦＥ
Ｔと共用することもできる。
【００２９】図５に示した第１の例では、電力シーケン
ス非依存性を促進するための制御接続１８（たとえば、
共用Ｎウェルの形）が、レール間ＥＳＤ保護回路１５と
ＥＳＤインパルスでトリガされる電力クランプ回路１３
との間で確立される。より具体的には、図６の回路図に
示すように、トランジスタ２７とＰＦＥＴ２５のＮウェ
ルが、ＰＦＥＴ２９および３１のＮウェルに接続される
（すなわち、構造的にそれらと共用される）。ＥＳＤイ
ンパルスがある間、電力クランプ回路１１のＥＳＤ抑制
機構は、たとえば、レール間ＥＳＤ抑制回路１５と共用
されるＮウェルがなかったときの図４の実施形態と同様
に機能する。ただし、ＥＳＤの放散は図６の回路によっ
て強化される。具体的には、ＰＦＥＴ３１のＮウェルが
トランジスタ２７のＮウェルと共用されるため、Ｖｄｄ
2からＰＦＥＴ３１とトランジスタ２７の両方を経て共
用Ｎウェルに到る並列経路が存在する。ＥＳＤインパル
スが共用Ｎウェルに達すると、ＥＳＤインパルスは、電
力クランプ回路１３とレール間ＥＳＤ保護回路１５を介
してＶｄｄ1に逃され、次いで電力クランプ回路１１を
介してアースに逃がされる。この共用経路によって、Ｅ
ＳＤ電流が増大し、ＥＳＤ性能が改善される。さらに、
電力クランプ回路１３の電力シーケンス非依存性は、Ｎ
ウェルがレール間ＥＳＤ保護回路１５素子と共用される
ことの影響を受けない。
ス非依存性を促進するための制御接続１８（たとえば、
共用Ｎウェルの形）が、レール間ＥＳＤ保護回路１５と
ＥＳＤインパルスでトリガされる電力クランプ回路１３
との間で確立される。より具体的には、図６の回路図に
示すように、トランジスタ２７とＰＦＥＴ２５のＮウェ
ルが、ＰＦＥＴ２９および３１のＮウェルに接続される
（すなわち、構造的にそれらと共用される）。ＥＳＤイ
ンパルスがある間、電力クランプ回路１１のＥＳＤ抑制
機構は、たとえば、レール間ＥＳＤ抑制回路１５と共用
されるＮウェルがなかったときの図４の実施形態と同様
に機能する。ただし、ＥＳＤの放散は図６の回路によっ
て強化される。具体的には、ＰＦＥＴ３１のＮウェルが
トランジスタ２７のＮウェルと共用されるため、Ｖｄｄ
2からＰＦＥＴ３１とトランジスタ２７の両方を経て共
用Ｎウェルに到る並列経路が存在する。ＥＳＤインパル
スが共用Ｎウェルに達すると、ＥＳＤインパルスは、電
力クランプ回路１３とレール間ＥＳＤ保護回路１５を介
してＶｄｄ1に逃され、次いで電力クランプ回路１１を
介してアースに逃がされる。この共用経路によって、Ｅ
ＳＤ電流が増大し、ＥＳＤ性能が改善される。さらに、
電力クランプ回路１３の電力シーケンス非依存性は、Ｎ
ウェルがレール間ＥＳＤ保護回路１５素子と共用される
ことの影響を受けない。
【００３０】図７に示す、本明細書に開示した技法の他
の変形例として、レール間ＥＳＤ保護回路１５とＥＳＤ
インパルスでトリガされる電力クランプ回路１１との間
に、（共用Ｎウェルの形の）制御接続２０が確立され
る。より具体的には、図８の回路図に示すように、トラ
ンジスタ２７とＰＦＥＴ２５のＮウェルは、ＰＦＥＴ２
１および２３のＮウェルに接続される（すなわち、構造
的にそれらと共用される）。ＥＳＤインパルスがある
間、電力クランプ回路１１のＥＳＤ抑制機構は、たとえ
ば、共用Ｎウェルがなかったときの図４の実施形態と同
様に機能する。ただし、この実施形態では、ＥＳＤ放散
は強化される。具体的には、ＰＦＥＴ２３のＮウェルが
トランジスタ２７のＮウェルと共用されるので、Ｖｄｄ
1からＰＦＥＴ２３とトランジスタ２７の両方を経て共
用Ｎウェルに到る並列経路が存在する。ＥＳＤインパル
スが共用Ｎウェルに達すると、ＥＳＤインパルスは、電
力クランプ回路１１と、直列に組み合わされたレール間
ＥＳＤ保護回路１５と電力クランプ回路１３とを介して
アースに逃される。この共用経路により、ＥＳＤ電流が
増大し、ＥＳＤ性能が改善される。さらに、電力クラン
プ回路１１の電力シーケンス非依存性は、Ｎウェルがレ
ール間ＥＳＤ保護回路１５と共用されることの影響を受
けない。
の変形例として、レール間ＥＳＤ保護回路１５とＥＳＤ
インパルスでトリガされる電力クランプ回路１１との間
に、（共用Ｎウェルの形の）制御接続２０が確立され
る。より具体的には、図８の回路図に示すように、トラ
ンジスタ２７とＰＦＥＴ２５のＮウェルは、ＰＦＥＴ２
１および２３のＮウェルに接続される（すなわち、構造
的にそれらと共用される）。ＥＳＤインパルスがある
間、電力クランプ回路１１のＥＳＤ抑制機構は、たとえ
ば、共用Ｎウェルがなかったときの図４の実施形態と同
様に機能する。ただし、この実施形態では、ＥＳＤ放散
は強化される。具体的には、ＰＦＥＴ２３のＮウェルが
トランジスタ２７のＮウェルと共用されるので、Ｖｄｄ
1からＰＦＥＴ２３とトランジスタ２７の両方を経て共
用Ｎウェルに到る並列経路が存在する。ＥＳＤインパル
スが共用Ｎウェルに達すると、ＥＳＤインパルスは、電
力クランプ回路１１と、直列に組み合わされたレール間
ＥＳＤ保護回路１５と電力クランプ回路１３とを介して
アースに逃される。この共用経路により、ＥＳＤ電流が
増大し、ＥＳＤ性能が改善される。さらに、電力クラン
プ回路１１の電力シーケンス非依存性は、Ｎウェルがレ
ール間ＥＳＤ保護回路１５と共用されることの影響を受
けない。
【００３１】図９に、ＩＣチップ上のレール間ＥＳＤ保
護回路１５の構造を示す。トランジスタ２７は、Ｖｄｄ
1とＶｄｄ2に交互に接続されたＰ＋拡散領域４５、４
７、４９、５１、５３を含む一連のＰＮ接合として実施
される。各Ｐ＋拡散領域（４５、４７、４９、５１、５
３）はそれぞれ、共通Ｎウェル７１と接する。このＮウ
ェルは、Ｐ＋拡散領域５３、５５およびゲート・スタッ
ク５９（絶縁体５７を含む）を含むＰＦＥＴ２５と共用
される。ＰＦＥＴのソース５３は、Ｖｄｄ1に接続さ
れ、一方、ドレインはＮ＋拡散領域６１に配線され、そ
の結果Ｎウェル７１に結合される。ゲート５９は、Ｖｄ
ｄ2に接続される。絶縁体４３は、拡散領域を分離す
る。
護回路１５の構造を示す。トランジスタ２７は、Ｖｄｄ
1とＶｄｄ2に交互に接続されたＰ＋拡散領域４５、４
７、４９、５１、５３を含む一連のＰＮ接合として実施
される。各Ｐ＋拡散領域（４５、４７、４９、５１、５
３）はそれぞれ、共通Ｎウェル７１と接する。このＮウ
ェルは、Ｐ＋拡散領域５３、５５およびゲート・スタッ
ク５９（絶縁体５７を含む）を含むＰＦＥＴ２５と共用
される。ＰＦＥＴのソース５３は、Ｖｄｄ1に接続さ
れ、一方、ドレインはＮ＋拡散領域６１に配線され、そ
の結果Ｎウェル７１に結合される。ゲート５９は、Ｖｄ
ｄ2に接続される。絶縁体４３は、拡散領域を分離す
る。
【００３２】図９には、各電源レールからアースへと電
源レール間の負のＥＳＤインパルスの抑制を提供する追
加の構造を示す。Ｖｄｄ1のＥＳＤ放散に関して、Ｎ＋
拡散領域４１および６５とＮウェル７３および７７の組
合せが、それぞれ、基板アース（すなわちＶｓｓ）に対
するダイオード（８３と８１）を構成する。Ｖｄｄ2の
ＥＳＤ放散に関して、Ｎ＋拡散領域６３とＮウェル７５
の組合せが、基板アース（すなわちＶｓｓ）に対するダ
イオード７９を構成する。各電源レールからアースへの
ダイオードが、各電源レール上の負のＥＳＤインパルス
を逃す。Ｎウェル７５と７７およびＰ型基板９１の組合
せで形成されるＮＰＮトランジスタ８７は、電源レール
Ｖｄｄ1とＶｄｄ2の間の負のＥＳＤインパルスを逃す。
Ｎウェル７３と７５およびＰ型基板９１によって形成さ
れるＮＰＮトランジスタ８５は、Ｎウェル７１にＥＳＤ
インパルスを逃す。
源レール間の負のＥＳＤインパルスの抑制を提供する追
加の構造を示す。Ｖｄｄ1のＥＳＤ放散に関して、Ｎ＋
拡散領域４１および６５とＮウェル７３および７７の組
合せが、それぞれ、基板アース（すなわちＶｓｓ）に対
するダイオード（８３と８１）を構成する。Ｖｄｄ2の
ＥＳＤ放散に関して、Ｎ＋拡散領域６３とＮウェル７５
の組合せが、基板アース（すなわちＶｓｓ）に対するダ
イオード７９を構成する。各電源レールからアースへの
ダイオードが、各電源レール上の負のＥＳＤインパルス
を逃す。Ｎウェル７５と７７およびＰ型基板９１の組合
せで形成されるＮＰＮトランジスタ８７は、電源レール
Ｖｄｄ1とＶｄｄ2の間の負のＥＳＤインパルスを逃す。
Ｎウェル７３と７５およびＰ型基板９１によって形成さ
れるＮＰＮトランジスタ８５は、Ｎウェル７１にＥＳＤ
インパルスを逃す。
【００３３】本発明は、関連した多数の利点および特徴
を有する。電力シーケンスに依存すするＥＳＤインパル
スの保護が、各電源レールとアースの間、および電源レ
ール自体の間に提供される。ＥＳＤ保護回路は電力シー
ケンスに依存せず、そのため、たとえば電源投入モード
や節電モードでの電源のシーケンス設定に対する動作上
の制限がなくなる。さらに、本明細書に開示の技術によ
り、ＥＳＤインパルス保護回路の性能が高まる。したが
って、より高い電圧のＥＳＤインパルスを安全に放電す
ることができる。したがって、本明細書に開示した技法
により、ＩＣチップ上の電源レールのＥＳＤ保護の技術
が進歩する。
を有する。電力シーケンスに依存すするＥＳＤインパル
スの保護が、各電源レールとアースの間、および電源レ
ール自体の間に提供される。ＥＳＤ保護回路は電力シー
ケンスに依存せず、そのため、たとえば電源投入モード
や節電モードでの電源のシーケンス設定に対する動作上
の制限がなくなる。さらに、本明細書に開示の技術によ
り、ＥＳＤインパルス保護回路の性能が高まる。したが
って、より高い電圧のＥＳＤインパルスを安全に放電す
ることができる。したがって、本明細書に開示した技法
により、ＩＣチップ上の電源レールのＥＳＤ保護の技術
が進歩する。
【００３４】本発明を、その一定の好ましい実施形態に
従って本明細書に詳細に説明したが、当業者は、この実
施形態に対する多くの修正および変更を加えることがで
きる。したがって、頭記の特許請求の範囲は、本発明の
真の趣旨および範囲に含まれるそのようなすべての修正
および変更をカバーするものである。
従って本明細書に詳細に説明したが、当業者は、この実
施形態に対する多くの修正および変更を加えることがで
きる。したがって、頭記の特許請求の範囲は、本発明の
真の趣旨および範囲に含まれるそのようなすべての修正
および変更をカバーするものである。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）第１の電源レールと第２の電源レー
ルを有する複数電源環境において、ＥＳＤ（静電放電）
インパルスに対して保護するための半導体構造であっ
て、前記半導体構造が、前記第１の電源レールと前記第
２の電源レールの間に接続されたレール間ＥＳＤ保護回
路を含み、前記レール間ＥＳＤ保護回路は電力シーケン
スに依存せず、その結果、前記レール間ＥＳＤ保護回路
が、前記第１の電源レールと第２の電源レールの電力シ
ーケンス設定と関係なしに、前記第１の電源レールと前
記第２の電源レールの間で前記レール間ＥＳＤ保護回路
を通る電源電流の流れを阻止する半導体構造。 （２）前記レール間ＥＳＤ保護回路が、ソース、ドレイ
ン、ゲートおよびウェルを備える第１のＦＥＴを含み、
前記ソースが前記第１の電源レールに接続され、前記ゲ
ートが前記第２の電源レールに接続され、前記ドレイン
と前記ウェルが、前記レール間ＥＳＤ保護回路が電力シ
ーケンスに依存しないように共通接続されていることを
特徴とする、上記（１）に記載の半導体構造。 （３）前記レール間ＥＳＤ保護回路が、さらに、ウェル
と第１の電流端子と第２の電流端子を備えるトランジス
タを含み、前記ウェルが前記第１のＦＥＴのドレインと
ウェルに共通接続され、前記第１の電流端子が前記第１
の電源レールに接続され、前記第２の電流端子が前記第
２の電源レールに接続されて、前記第１の電源レールと
前記第２のレールの間でＥＳＤインパルスを放電し、前
記レール間ＥＳＤ保護回路が電力シーケンスに依存しな
いようにすることを特徴とする、上記（２）に記載の半
導体構造。 （４）アースと、前記第１の電源レールと前記アースの
間の電力クランプＥＳＤ保護回路とをさらに含むことを
特徴とする、上記（１）に記載の半導体構造。 （５）前記電力ＥＳＤ保護回路が、制御可能な放電回路
とＥＳＤ感知回路を備え、これらは両方とも前記第１の
電源レールと前記アースの間に接続され、前記制御可能
な放電回路は、前記ＥＳＤ感知回路に接続された制御入
力を有し、前記ＥＳＤ感知回路は、ＥＳＤインパルスが
前記第１の電源レール上で検出されたときに前記制御可
能な放電回路の活動化を行い、前記第１の電源レールの
電源投入中に前記制御可能な放電回路の活動化を阻止す
るようにすることを特徴とする、上記（４）に記載の半
導体構造。 （６）前記レール間ＥＳＤ保護回路と、前記電力クラン
プＥＳＤ保護回路の前記制御可能な放電デバイスおよび
前記ＥＳＤ感知回路のそれぞれとの間に制御接続をさら
に含み、前記電力クランプＥＳＤ保護回路をバイアスし
てそのＥＳＤ放散を強化することを特徴とする、上記
（５）に記載の半導体構造。 （７）前記制御可能な放電回路が、電流端子とゲートと
ウェルを備えた第２のＦＥＴを含み、前記電流端子が前
記第１の電源レールと前記アースの間に接続され、前記
ゲートが前記制御入力を介して前記第１のＥＳＤ感知回
路に接続されてそこから活動化信号を受け取り、前記ウ
ェルが前記制御接続に接続されることを特徴とする、上
記（６）に記載の半導体構造。 （８）前記ＥＳＤ感知回路が、第１の電流端子と第２の
電流端子とゲートとウェルを備える第３のＦＥＴを含
み、前記第１の電流端子が、前記第１の電源レールに接
続され、前記第２の電流端子が、前記アースに容量結合
されかつ前記制御可能な放電回路の前記制御入力に直接
接続され、前記ゲートが前記アースに結合され、前記ウ
ェルが前記制御接続に接続され、前記容量結合が、前記
第１の電源レール上のＥＳＤインパルスを含む高周波信
号に応答して前記制御可能な放電回路の前記活動化を促
進し、前記第１の電源レールの電源投入中に前記制御可
能な放電回路の活動化を阻止することを特徴とする、上
記（６）に記載の半導体構造。 （９）前記電力クランプＥＳＤ保護回路の前記容量結合
が、キャパシタと半導体接合のうちの一方を含むことを
特徴とする、上記（８）に記載の半導体構造。 （１０）前記電力クランプＥＳＤ保護回路が、第１の電
力クランプＥＳＤ保護回路を含み、前記半導体構造がさ
らに、前記第２の電源レールと前記アースの間に接続さ
れた第２の電力クランプＥＳＤ保護回路を含むことを特
徴とする、上記（６）に記載の半導体構造。 （１１）前記制御可能な放電デバイスが第１の制御可能
な放電デバイスを含み、前記ＥＳＤ感知回路が第１のＥ
ＳＤ感知回路を含み、前記第２の電力クランプＥＳＤ保
護回路が、第２の制御可能な放電回路と第２のＥＳＤ感
知回路を含み、これらが両方とも前記第２の電源レール
と前記アースの間に接続されており、前記第２の制御可
能な放電回路が、前記第２のＥＳＤ感知回路に接続され
た制御入力を備え、前記第２のＥＳＤ感知回路は、前記
第２の電源レール上で前記ＥＳＤインパルスが検出され
たときに前記第２の制御可能な放電回路の活動化を促進
し、前記第２の電源レールの電源投入中に前記第２の制
御可能な放電回路の活動化を阻止するようにすることを
特徴とする、上記（１０）に記載の半導体構造。 （１２）前記第２の制御可能な放電回路が、電流端子と
ゲートを備える第４のＦＥＴを含み、前記電流端子が前
記第２の電源レールと前記アースの間に接続され、前記
ゲートが前記第２のＥＳＤ感知回路に接続されてそこか
ら活動信号を受け取ることを特徴とする、上記（１１）
に記載の半導体構造。 （１３）前記第２のＥＳＤ感知回路が、第１の電流端子
と第２の電流端子とゲートとウェルを有する第５のＦＥ
Ｔを含み、前記第１の電流端子が前記第２の電源レール
に接続され、前記第２の電流端子が前記アースに容量結
合されかつ前記第２の制御可能な放電回路の前記ゲート
に直接結合され、前記第５のＦＥＴの前記ゲートが、前
記アースに結合され、前記容量結合が、前記第２の電源
レール上のＥＳＤインパルスを含む高周波信号に応答し
て前記第２の制御可能な放電回路の前記活動化を促進
し、前記第２の電源レールの電源投入中に前記第２の制
御可能な放電回路の活動化を阻止するようにすることを
特徴とする、上記（１１）に記載の半導体構造。 （１４）前記第２のＥＳＤ感知回路の前記容量結合が、
キャパシタと半導体接合のうちの一方を含むことを特徴
とする、上記（１３）に記載の半導体構造。 （１５）前記第１の電源レールが第１の動作電圧を有
し、前記第２の電源レールが第２の動作電圧を有し、前
記第１の動作電圧が前記第２の動作電圧よりも高いこと
を特徴とする、上記（１）に記載の半導体構造。
ルを有する複数電源環境において、ＥＳＤ（静電放電）
インパルスに対して保護するための半導体構造であっ
て、前記半導体構造が、前記第１の電源レールと前記第
２の電源レールの間に接続されたレール間ＥＳＤ保護回
路を含み、前記レール間ＥＳＤ保護回路は電力シーケン
スに依存せず、その結果、前記レール間ＥＳＤ保護回路
が、前記第１の電源レールと第２の電源レールの電力シ
ーケンス設定と関係なしに、前記第１の電源レールと前
記第２の電源レールの間で前記レール間ＥＳＤ保護回路
を通る電源電流の流れを阻止する半導体構造。 （２）前記レール間ＥＳＤ保護回路が、ソース、ドレイ
ン、ゲートおよびウェルを備える第１のＦＥＴを含み、
前記ソースが前記第１の電源レールに接続され、前記ゲ
ートが前記第２の電源レールに接続され、前記ドレイン
と前記ウェルが、前記レール間ＥＳＤ保護回路が電力シ
ーケンスに依存しないように共通接続されていることを
特徴とする、上記（１）に記載の半導体構造。 （３）前記レール間ＥＳＤ保護回路が、さらに、ウェル
と第１の電流端子と第２の電流端子を備えるトランジス
タを含み、前記ウェルが前記第１のＦＥＴのドレインと
ウェルに共通接続され、前記第１の電流端子が前記第１
の電源レールに接続され、前記第２の電流端子が前記第
２の電源レールに接続されて、前記第１の電源レールと
前記第２のレールの間でＥＳＤインパルスを放電し、前
記レール間ＥＳＤ保護回路が電力シーケンスに依存しな
いようにすることを特徴とする、上記（２）に記載の半
導体構造。 （４）アースと、前記第１の電源レールと前記アースの
間の電力クランプＥＳＤ保護回路とをさらに含むことを
特徴とする、上記（１）に記載の半導体構造。 （５）前記電力ＥＳＤ保護回路が、制御可能な放電回路
とＥＳＤ感知回路を備え、これらは両方とも前記第１の
電源レールと前記アースの間に接続され、前記制御可能
な放電回路は、前記ＥＳＤ感知回路に接続された制御入
力を有し、前記ＥＳＤ感知回路は、ＥＳＤインパルスが
前記第１の電源レール上で検出されたときに前記制御可
能な放電回路の活動化を行い、前記第１の電源レールの
電源投入中に前記制御可能な放電回路の活動化を阻止す
るようにすることを特徴とする、上記（４）に記載の半
導体構造。 （６）前記レール間ＥＳＤ保護回路と、前記電力クラン
プＥＳＤ保護回路の前記制御可能な放電デバイスおよび
前記ＥＳＤ感知回路のそれぞれとの間に制御接続をさら
に含み、前記電力クランプＥＳＤ保護回路をバイアスし
てそのＥＳＤ放散を強化することを特徴とする、上記
（５）に記載の半導体構造。 （７）前記制御可能な放電回路が、電流端子とゲートと
ウェルを備えた第２のＦＥＴを含み、前記電流端子が前
記第１の電源レールと前記アースの間に接続され、前記
ゲートが前記制御入力を介して前記第１のＥＳＤ感知回
路に接続されてそこから活動化信号を受け取り、前記ウ
ェルが前記制御接続に接続されることを特徴とする、上
記（６）に記載の半導体構造。 （８）前記ＥＳＤ感知回路が、第１の電流端子と第２の
電流端子とゲートとウェルを備える第３のＦＥＴを含
み、前記第１の電流端子が、前記第１の電源レールに接
続され、前記第２の電流端子が、前記アースに容量結合
されかつ前記制御可能な放電回路の前記制御入力に直接
接続され、前記ゲートが前記アースに結合され、前記ウ
ェルが前記制御接続に接続され、前記容量結合が、前記
第１の電源レール上のＥＳＤインパルスを含む高周波信
号に応答して前記制御可能な放電回路の前記活動化を促
進し、前記第１の電源レールの電源投入中に前記制御可
能な放電回路の活動化を阻止することを特徴とする、上
記（６）に記載の半導体構造。 （９）前記電力クランプＥＳＤ保護回路の前記容量結合
が、キャパシタと半導体接合のうちの一方を含むことを
特徴とする、上記（８）に記載の半導体構造。 （１０）前記電力クランプＥＳＤ保護回路が、第１の電
力クランプＥＳＤ保護回路を含み、前記半導体構造がさ
らに、前記第２の電源レールと前記アースの間に接続さ
れた第２の電力クランプＥＳＤ保護回路を含むことを特
徴とする、上記（６）に記載の半導体構造。 （１１）前記制御可能な放電デバイスが第１の制御可能
な放電デバイスを含み、前記ＥＳＤ感知回路が第１のＥ
ＳＤ感知回路を含み、前記第２の電力クランプＥＳＤ保
護回路が、第２の制御可能な放電回路と第２のＥＳＤ感
知回路を含み、これらが両方とも前記第２の電源レール
と前記アースの間に接続されており、前記第２の制御可
能な放電回路が、前記第２のＥＳＤ感知回路に接続され
た制御入力を備え、前記第２のＥＳＤ感知回路は、前記
第２の電源レール上で前記ＥＳＤインパルスが検出され
たときに前記第２の制御可能な放電回路の活動化を促進
し、前記第２の電源レールの電源投入中に前記第２の制
御可能な放電回路の活動化を阻止するようにすることを
特徴とする、上記（１０）に記載の半導体構造。 （１２）前記第２の制御可能な放電回路が、電流端子と
ゲートを備える第４のＦＥＴを含み、前記電流端子が前
記第２の電源レールと前記アースの間に接続され、前記
ゲートが前記第２のＥＳＤ感知回路に接続されてそこか
ら活動信号を受け取ることを特徴とする、上記（１１）
に記載の半導体構造。 （１３）前記第２のＥＳＤ感知回路が、第１の電流端子
と第２の電流端子とゲートとウェルを有する第５のＦＥ
Ｔを含み、前記第１の電流端子が前記第２の電源レール
に接続され、前記第２の電流端子が前記アースに容量結
合されかつ前記第２の制御可能な放電回路の前記ゲート
に直接結合され、前記第５のＦＥＴの前記ゲートが、前
記アースに結合され、前記容量結合が、前記第２の電源
レール上のＥＳＤインパルスを含む高周波信号に応答し
て前記第２の制御可能な放電回路の前記活動化を促進
し、前記第２の電源レールの電源投入中に前記第２の制
御可能な放電回路の活動化を阻止するようにすることを
特徴とする、上記（１１）に記載の半導体構造。 （１４）前記第２のＥＳＤ感知回路の前記容量結合が、
キャパシタと半導体接合のうちの一方を含むことを特徴
とする、上記（１３）に記載の半導体構造。 （１５）前記第１の電源レールが第１の動作電圧を有
し、前記第２の電源レールが第２の動作電圧を有し、前
記第１の動作電圧が前記第２の動作電圧よりも高いこと
を特徴とする、上記（１）に記載の半導体構造。
【図１】従来の電力シーケンスに依存するレール間ＥＳ
Ｄ保護回路の回路図である。
Ｄ保護回路の回路図である。
【図２】従来の電力シーケンスに依存するレール間ＥＳ
Ｄ保護回路の回路図である。
Ｄ保護回路の回路図である。
【図３】本発明の第１の実施形態による電力シーケンス
に依存しないＥＳＤ保護回路のブロック図である。
に依存しないＥＳＤ保護回路のブロック図である。
【図４】図３のＥＳＤ保護回路の実施態様の一例の回路
図である。
図である。
【図５】本発明の第２の実施形態による電力シーケンス
に依存しないＥＳＤ保護回路のブロック図である。
に依存しないＥＳＤ保護回路のブロック図である。
【図６】図５のＥＳＤ保護回路の実施態様の一例の回路
図である。
図である。
【図７】本発明の第３の実施形態による電力シーケンス
に依存しないＥＳＤ保護回路のブロック図である。
に依存しないＥＳＤ保護回路のブロック図である。
【図８】図７のＥＳＤ保護回路の実施態様の一例の回路
図である。
図である。
【図９】本発明の実施形態による電力シーケンスに依存
しないレール間ＥＳＤ保護回路の構造図である。
しないレール間ＥＳＤ保護回路の構造図である。
１１ 電力クランプ １３ 電力クランプ １５ レール間ＥＳＤ保護回路 １７ 制御接続 ２１ ＰチャネルＭＯＳＦＥＴ ＰＦＥＴ ２３ ＰチャネルＭＯＳＦＥＴ ＰＦＥＴ ２５ ＰチャネルＭＯＳＦＥＴ ２７ ＰＮＰトランジスタ ２９ ＰチャネルＭＯＳＦＥＴ ＰＦＥＴ ３１ ＰチャネルＭＯＳＦＥＴ ＰＦＥＴ ３３ キャパシタ ３５ キャパシタ
Claims (15)
- 【請求項１】第１の電源レールと第２の電源レールを有
する複数電源環境において、ＥＳＤ（静電放電）インパ
ルスに対して保護するための半導体構造であって、前記
半導体構造が、前記第１の電源レールと前記第２の電源
レールの間に接続されたレール間ＥＳＤ保護回路を含
み、前記レール間ＥＳＤ保護回路は電力シーケンスに依
存せず、その結果、前記レール間ＥＳＤ保護回路が、前
記第１の電源レールと第２の電源レールの電力シーケン
ス設定と関係なしに、前記第１の電源レールと前記第２
の電源レールの間で前記レール間ＥＳＤ保護回路を通る
電源電流の流れを阻止する半導体構造。 - 【請求項２】前記レール間ＥＳＤ保護回路が、ソースと
ドレインとゲートとウェルを備える第１のＦＥＴを含
み、前記ソースが前記第１の電源レールに接続され、前
記ゲートが前記第２の電源レールに接続され、前記ドレ
インと前記ウェルが、前記レール間ＥＳＤ保護回路が電
力シーケンスに依存しないように共通接続されているこ
とを特徴とする、請求項１に記載の半導体構造。 - 【請求項３】前記レール間ＥＳＤ保護回路が、さらに、
ウェルと第１の電流端子と第２の電流端子を備えるトラ
ンジスタを含み、前記ウェルが前記第１のＦＥＴのドレ
インとウェルに共通接続され、前記第１の電流端子が前
記第１の電源レールに接続され、前記第２の電流端子が
前記第２の電源レールに接続されて、前記第１の電源レ
ールと前記第２のレールの間でＥＳＤインパルスを放電
し、前記レール間ＥＳＤ保護回路が電力シーケンスに依
存しないようにすることを特徴とする、請求項２に記載
の半導体構造。 - 【請求項４】アースと、 前記第１の電源レールと前記アースの間の電力クランプ
ＥＳＤ保護回路とをさらに含むことを特徴とする、請求
項１に記載の半導体構造。 - 【請求項５】前記電力ＥＳＤ保護回路が、制御可能な放
電回路とＥＳＤ感知回路を備え、これらは両方とも前記
第１の電源レールと前記アースの間に接続され、前記制
御可能な放電回路は、前記ＥＳＤ感知回路に接続された
制御入力を有し、前記ＥＳＤ感知回路は、ＥＳＤインパ
ルスが前記第１の電源レール上で検出されたときに前記
制御可能な放電回路の活動化を行い、前記第１の電源レ
ールの電源投入中に前記制御可能な放電回路の活動化を
阻止するようにすることを特徴とする、請求項４に記載
の半導体構造。 - 【請求項６】前記レール間ＥＳＤ保護回路と、前記電力
クランプＥＳＤ保護回路の前記制御可能な放電デバイス
および前記ＥＳＤ感知回路のそれぞれとの間に制御接続
をさらに含み、前記電力クランプＥＳＤ保護回路をバイ
アスしてそのＥＳＤ放散を強化することを特徴とする、
請求項５に記載の半導体構造。 - 【請求項７】前記制御可能な放電回路が、電流端子とゲ
ートとウェルを備えた第２のＦＥＴを含み、前記電流端
子が前記第１の電源レールと前記アースの間に接続さ
れ、前記ゲートが前記制御入力を介して前記第１のＥＳ
Ｄ感知回路に接続されてそこから活動化信号を受け取
り、前記ウェルが前記制御接続に接続されることを特徴
とする、請求項６に記載の半導体構造。 - 【請求項８】前記ＥＳＤ感知回路が、第１の電流端子と
第２の電流端子とゲートとウェルを備える第３のＦＥＴ
を含み、前記第１の電流端子が、前記第１の電源レール
に接続され、前記第２の電流端子が、前記アースに容量
結合されかつ前記制御可能な放電回路の前記制御入力に
直接接続され、前記ゲートが前記アースに結合され、前
記ウェルが前記制御接続に接続され、前記容量結合が、
前記第１の電源レール上のＥＳＤインパルスを含む高周
波信号に応答して前記制御可能な放電回路の前記活動化
を促進し、前記第１の電源レールの電源投入中に前記制
御可能な放電回路の活動化を阻止することを特徴とす
る、請求項６に記載の半導体構造。 - 【請求項９】前記電力クランプＥＳＤ保護回路の前記容
量結合が、キャパシタと半導体接合のうちの一方を含む
ことを特徴とする、請求項８に記載の半導体構造。 - 【請求項１０】前記電力クランプＥＳＤ保護回路が、第
１の電力クランプＥＳＤ保護回路を含み、前記半導体構
造がさらに、前記第２の電源レールと前記アースの間に
接続された第２の電力クランプＥＳＤ保護回路を含むこ
とを特徴とする、請求項６に記載の半導体構造。 - 【請求項１１】前記制御可能な放電デバイスが第１の制
御可能な放電デバイスを含み、前記ＥＳＤ感知回路が第
１のＥＳＤ感知回路を含み、前記第２の電力クランプＥ
ＳＤ保護回路が、第２の制御可能な放電回路と第２のＥ
ＳＤ感知回路を含み、これらが両方とも前記第２の電源
レールと前記アースの間に接続されており、前記第２の
制御可能な放電回路が、前記第２のＥＳＤ感知回路に接
続された制御入力を備え、前記第２のＥＳＤ感知回路
は、前記第２の電源レール上で前記ＥＳＤインパルスが
検出されたときに前記第２の制御可能な放電回路の活動
化を促進し、前記第２の電源レールの電源投入中に前記
第２の制御可能な放電回路の活動化を阻止するようにす
ることを特徴とする、請求項１０に記載の半導体構造。 - 【請求項１２】前記第２の制御可能な放電回路が、電流
端子とゲートを備える第４のＦＥＴを含み、前記電流端
子が前記第２の電源レールと前記アースの間に接続さ
れ、前記ゲートが前記第２のＥＳＤ感知回路に接続され
てそこから活動信号を受け取ることを特徴とする、請求
項１１に記載の半導体構造。 - 【請求項１３】前記第２のＥＳＤ感知回路が、第１の電
流端子と第２の電流端子とゲートとウェルを有する第５
のＦＥＴを含み、前記第１の電流端子が前記第２の電源
レールに接続され、前記第２の電流端子が前記アースに
容量結合されかつ前記第２の制御可能な放電回路の前記
ゲートに直接結合され、前記第５のＦＥＴの前記ゲート
が、前記アースに結合され、前記容量結合が、前記第２
の電源レール上のＥＳＤインパルスを含む高周波信号に
応答して前記第２の制御可能な放電回路の前記活動化を
促進し、前記第２の電源レールの電源投入中に前記第２
の制御可能な放電回路の活動化を阻止するようにするこ
とを特徴とする、請求項１１に記載の半導体構造。 - 【請求項１４】前記第２のＥＳＤ感知回路の前記容量結
合が、キャパシタと半導体接合のうちの一方を含むこと
を特徴とする、請求項１３に記載の半導体構造。 - 【請求項１５】前記第１の電源レールが第１の動作電圧
を有し、前記第２の電源レールが第２の動作電圧を有
し、前記第１の動作電圧が前記第２の動作電圧よりも高
いことを特徴とする、請求項１に記載の半導体構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US523976 | 1990-05-16 | ||
| US08/523,976 US5610791A (en) | 1994-09-26 | 1995-09-06 | Power sequence independent electrostatic discharge protection circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121453A true JPH09121453A (ja) | 1997-05-06 |
| JP3309051B2 JP3309051B2 (ja) | 2002-07-29 |
Family
ID=24087219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21839696A Expired - Lifetime JP3309051B2 (ja) | 1995-09-06 | 1996-08-20 | 電力シーケンスに依存しない静電放電保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3309051B2 (ja) |
| KR (1) | KR100237992B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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