JPH11135723A - 混合電圧チップ用カスコード接続ｍｏｓ ｅｓｄ保護回路 - Google Patents
混合電圧チップ用カスコード接続ｍｏｓ ｅｓｄ保護回路Info
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- JPH11135723A JPH11135723A JP10242822A JP24282298A JPH11135723A JP H11135723 A JPH11135723 A JP H11135723A JP 10242822 A JP10242822 A JP 10242822A JP 24282298 A JP24282298 A JP 24282298A JP H11135723 A JPH11135723 A JP H11135723A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】
【課題】 カスコード接続されたＮＭＯＳ ＥＳＤ保護
回路の制御端子電圧を限定するバイアス回路を提供す
る。 【解決手段】 本回路は、保護回路を正常動作中は高イ
ンピーダンス状態（オフ）にし、ＥＳＤイベント中は低
インピーダンス（オン）状態にする。Ｇ１及びＧ２はパ
ッドがＥＳＤイベント中にＶ3 及びＶ4 を限定するドラ
イバ回路である。正常動作中のＶ3 及び／またはＶ4 は
低であり、パッドとＶSSとの間に電流は流れない。ＥＳ
Ｄイベント中はＶ3 「及び」Ｖ4 は高になり、ラテラル
ｎｐｎがターンオンすると両デバイスはＭＯＳ電流を流
す。ダイオードＤ１は、電流を流してチップキャパシタ
ンスＣC を充電し、ＶDDを上昇させてＧ１及びＧ２をタ
ーンオン可能にし、Ｖ3 及びＶ4 をＮＭＯＳしきい値電
圧より大きいレベルまで上昇させる。
回路の制御端子電圧を限定するバイアス回路を提供す
る。 【解決手段】 本回路は、保護回路を正常動作中は高イ
ンピーダンス状態（オフ）にし、ＥＳＤイベント中は低
インピーダンス（オン）状態にする。Ｇ１及びＧ２はパ
ッドがＥＳＤイベント中にＶ3 及びＶ4 を限定するドラ
イバ回路である。正常動作中のＶ3 及び／またはＶ4 は
低であり、パッドとＶSSとの間に電流は流れない。ＥＳ
Ｄイベント中はＶ3 「及び」Ｖ4 は高になり、ラテラル
ｎｐｎがターンオンすると両デバイスはＭＯＳ電流を流
す。ダイオードＤ１は、電流を流してチップキャパシタ
ンスＣC を充電し、ＶDDを上昇させてＧ１及びＧ２をタ
ーンオン可能にし、Ｖ3 及びＶ4 をＮＭＯＳしきい値電
圧より大きいレベルまで上昇させる。
Description
【０００１】
【発明の属する技術分野】本発明は、高密度混合電圧集
積回路における静電放電（ＥＳＤ）保護を強化するため
の技術に関する。
積回路における静電放電（ＥＳＤ）保護を強化するため
の技術に関する。
【０００２】
【従来の技術】静電放電（ＥＳＤ）に対する脆弱性 近代の集積回路（ＩＣ）は過大電圧によって容易に破損
する。これらの潜在的に破損させる電圧の１つの共通の
源は、２つの材料を互いにこすり合わせた時に発生する
ものである。人が単に室を横切って歩くことによって、
または、たとえ注意深く取扱い手順を辿ってもＩＣをそ
のプラスチックパッケージから取り外すことによって、
極めて高い静電圧（数百乃至数千ボルト）を発生し得
る。長年にわたる問題は、もしこのような高電圧が偶発
的にＩＣパッケージのピンに印加されれば、放電はそれ
が印加されたデバイスのゲート酸化物を降伏（もしく
は、ブレークダウン）させ得る。降伏はデバイスを直ち
に破壊させるか、または（より潜行的に）チップを実装
して使用する段階になってからデバイス故障の原因とな
るように充分に酸化物を弱め得る。
する。これらの潜在的に破損させる電圧の１つの共通の
源は、２つの材料を互いにこすり合わせた時に発生する
ものである。人が単に室を横切って歩くことによって、
または、たとえ注意深く取扱い手順を辿ってもＩＣをそ
のプラスチックパッケージから取り外すことによって、
極めて高い静電圧（数百乃至数千ボルト）を発生し得
る。長年にわたる問題は、もしこのような高電圧が偶発
的にＩＣパッケージのピンに印加されれば、放電はそれ
が印加されたデバイスのゲート酸化物を降伏（もしく
は、ブレークダウン）させ得る。降伏はデバイスを直ち
に破壊させるか、または（より潜行的に）チップを実装
して使用する段階になってからデバイス故障の原因とな
るように充分に酸化物を弱め得る。
【０００３】ＭＯＳ集積回路においては全てのピンに保
護回路が設けられ、電圧がＭＯＳゲートを破損させるこ
とを防いでいる。（本明細書において使用するＭＯＳと
は、今は一般に使用されているように、絶縁型ゲート電
界効果トランジスタ、またはこれらのトランジスタを含
む集積回路のことを言う。）これらの保護回路は、過大
電圧が発生した時に接地（または電源母線）へ導通し始
めるように設計されている。しかしながら、これらの保
護デバイスは、電圧がチップのＭＯＳトランジスタのゲ
ート酸化物を破損させるレベルまで上昇しないよう充分
迅速に充分な電流を導通させ始めなければならない。普
通は、要求される大電流導通は保護デバイスがアバラン
シュ降伏を起こすように設計することによって達成され
る。（「降伏」動作モードとは、印加された電圧がある
値より高く留まっている間は大電流を流すモードであ
る。）保護回路の降伏メカニズムは非破壊的であるよう
に設計されているから、保護回路は入力端子または出力
端子に高電圧が現れた時だけ閉じるようになっている常
開経路ななっている。
護回路が設けられ、電圧がＭＯＳゲートを破損させるこ
とを防いでいる。（本明細書において使用するＭＯＳと
は、今は一般に使用されているように、絶縁型ゲート電
界効果トランジスタ、またはこれらのトランジスタを含
む集積回路のことを言う。）これらの保護回路は、過大
電圧が発生した時に接地（または電源母線）へ導通し始
めるように設計されている。しかしながら、これらの保
護デバイスは、電圧がチップのＭＯＳトランジスタのゲ
ート酸化物を破損させるレベルまで上昇しないよう充分
迅速に充分な電流を導通させ始めなければならない。普
通は、要求される大電流導通は保護デバイスがアバラン
シュ降伏を起こすように設計することによって達成され
る。（「降伏」動作モードとは、印加された電圧がある
値より高く留まっている間は大電流を流すモードであ
る。）保護回路の降伏メカニズムは非破壊的であるよう
に設計されているから、保護回路は入力端子または出力
端子に高電圧が現れた時だけ閉じるようになっている常
開経路ななっている。
【０００４】しかしながら、技術の進歩に伴って、益々
壊れ易いより小型で、より高速な成分が創出されて来て
いる。今までは大きい放電電流に耐えることができたＭ
ＯＳ回路の出力段は、より脆弱になりつつある。詳しく
述べれば、集積回路の性能特性を改善するための種々の
技術の進歩は、過電圧または放電に対する感受性が増加
することによって相殺されている。ＭＯＳトランジスタ
の接合の降伏電圧、またはドレインとソースとの間のパ
ンチスルー電圧はより低くなり、ゲート酸化物はより壊
れ易くなっている。ゲート酸化物層をより薄くし、トラ
ンジスタの導電チャンネルの幅を減少させ、またはトラ
ンジスタのドレイン領域を極めて低いドーピングで厚み
を小さくするような技術は、回路設計者に、ＩＣ製造の
進歩によってより大きいインパクトを与えるトランジェ
ント電圧からの保護に注意を向けさせている。（大電流
の流れはホットキャリヤを生成し、ホットキャリヤはゲ
ート酸化物に捕捉され得るので、デバイスの特性に長期
シフトを発生させる。）より進取的な製造業者が最新技
術（アドバンスド）回路においてさえも４ｋＶのＥＳＤ
に耐える頑強なＩＣを開発し、他の製造業者にこれを追
随せしめるような目標レベルを作り出した。（４ｋＶの
ＥＳＤに耐える頑強なＩＣとは、 4000ボルトのトラン
ジェントに耐えることができるＩＣである。）これには
充分な理由がある。米軍仕様は、４ｋＶ ＥＳＤしきい
値以下の全ての製品にはＥＳＤ要注意というラベルを付
けなければならず、特別な取扱い手順及び制限に合わせ
なければならないことを要求しており、これが製造費用
に付加され得る。多くの民需仕様も類似の標準を有して
いる。
壊れ易いより小型で、より高速な成分が創出されて来て
いる。今までは大きい放電電流に耐えることができたＭ
ＯＳ回路の出力段は、より脆弱になりつつある。詳しく
述べれば、集積回路の性能特性を改善するための種々の
技術の進歩は、過電圧または放電に対する感受性が増加
することによって相殺されている。ＭＯＳトランジスタ
の接合の降伏電圧、またはドレインとソースとの間のパ
ンチスルー電圧はより低くなり、ゲート酸化物はより壊
れ易くなっている。ゲート酸化物層をより薄くし、トラ
ンジスタの導電チャンネルの幅を減少させ、またはトラ
ンジスタのドレイン領域を極めて低いドーピングで厚み
を小さくするような技術は、回路設計者に、ＩＣ製造の
進歩によってより大きいインパクトを与えるトランジェ
ント電圧からの保護に注意を向けさせている。（大電流
の流れはホットキャリヤを生成し、ホットキャリヤはゲ
ート酸化物に捕捉され得るので、デバイスの特性に長期
シフトを発生させる。）より進取的な製造業者が最新技
術（アドバンスド）回路においてさえも４ｋＶのＥＳＤ
に耐える頑強なＩＣを開発し、他の製造業者にこれを追
随せしめるような目標レベルを作り出した。（４ｋＶの
ＥＳＤに耐える頑強なＩＣとは、 4000ボルトのトラン
ジェントに耐えることができるＩＣである。）これには
充分な理由がある。米軍仕様は、４ｋＶ ＥＳＤしきい
値以下の全ての製品にはＥＳＤ要注意というラベルを付
けなければならず、特別な取扱い手順及び制限に合わせ
なければならないことを要求しており、これが製造費用
に付加され得る。多くの民需仕様も類似の標準を有して
いる。
【０００５】２ｋＶ未満のＥＳＤしきい値を有する製品
は組立て、パッケージング、及び取扱い中により高い歩
留り損失（フォールアウト）を受け易く、より低い生産
歩留りをもたらす。大規模な最新技術ＩＣの製造では、
生産歩留りは 30 ％乃至 50％程度に低くなり得る。電
気的障害に起因する更に 10 ％のフォールアウトが製造
業者の費用を増加させる。ＥＳＤしきい値レベルが４ｋ
Ｖに増加すると、フォールアウトは減少する。ＥＳＤし
きい値を４ｋＶを越えて増加させても、フォールアウト
は大幅に減少しない。従って、４ｋＶしきい値を越すた
めに消費される付加的な費用は、最新技術のＩＣの市場
の主要なシェアを占めるコンピュータまたはテレコミュ
ニケーションに使用されるＩＣにとってはそれ相応の価
値があるものではない。
は組立て、パッケージング、及び取扱い中により高い歩
留り損失（フォールアウト）を受け易く、より低い生産
歩留りをもたらす。大規模な最新技術ＩＣの製造では、
生産歩留りは 30 ％乃至 50％程度に低くなり得る。電
気的障害に起因する更に 10 ％のフォールアウトが製造
業者の費用を増加させる。ＥＳＤしきい値レベルが４ｋ
Ｖに増加すると、フォールアウトは減少する。ＥＳＤし
きい値を４ｋＶを越えて増加させても、フォールアウト
は大幅に減少しない。従って、４ｋＶしきい値を越すた
めに消費される付加的な費用は、最新技術のＩＣの市場
の主要なシェアを占めるコンピュータまたはテレコミュ
ニケーションに使用されるＩＣにとってはそれ相応の価
値があるものではない。
【０００６】取扱い及び試験を原因とするＥＳＤ損傷
は、生産歩留りに重大な影響を与え得る。最新技術プロ
セスで製造された大規模ＩＣは、６インチウェーハ当た
り 30乃至 40 チップしか有することができない。ＥＳ
Ｄ損傷に起因するどのような製品損失も利潤率に直接的
なインパクトを与え、フォールアウトが１％程度であっ
てさえも受入れ難い。ＥＳＤ制御の重要性を増加させる
別の論点は、エレクトロニックシステム内の置換可能な
ＩＣに向けられた運動である。標準的に実施されている
回路基板全体を取替える代わりに、現在ではユーザはマ
イクロプロセッサ及びメモリカードの上位品種を購入
し、ユーザ自体が実装することができる。この実装は、
必ずしもＥＳＤに対して安全な環境内で行われないか
ら、ＩＣはＥＳＤに対して頑強である必要がある。
は、生産歩留りに重大な影響を与え得る。最新技術プロ
セスで製造された大規模ＩＣは、６インチウェーハ当た
り 30乃至 40 チップしか有することができない。ＥＳ
Ｄ損傷に起因するどのような製品損失も利潤率に直接的
なインパクトを与え、フォールアウトが１％程度であっ
てさえも受入れ難い。ＥＳＤ制御の重要性を増加させる
別の論点は、エレクトロニックシステム内の置換可能な
ＩＣに向けられた運動である。標準的に実施されている
回路基板全体を取替える代わりに、現在ではユーザはマ
イクロプロセッサ及びメモリカードの上位品種を購入
し、ユーザ自体が実装することができる。この実装は、
必ずしもＥＳＤに対して安全な環境内で行われないか
ら、ＩＣはＥＳＤに対して頑強である必要がある。
【０００７】通常の大規模チップの場合には、ＥＳＤに
よって誘起される破損の最大の危険性はチップを取扱う
時に発生し、チップをソケットに挿入する時には発生し
ない。従って、ＥＳＤ保護は、通常は供給電圧を接地す
るか、または完全に切り離して試験される。混合電圧回路 最新技術のＩＣの特色は、ＩＣ構造内の混合された電圧
に対する要求である。（例えば、０Ｖ乃至 3.3Ｖの範囲
の信号で動作するチップは、2.5 Ｖの内部供給電圧しか
有していないかも知れない。レベルシフタ及びバッファ
が、より高い電圧の外部世界から、チップの内部のより
低い電圧動作への変換を行う。）これにより、チップの
内部のデバイスをスケールダウンし、より低い供給電圧
用に最適化することができる。
よって誘起される破損の最大の危険性はチップを取扱う
時に発生し、チップをソケットに挿入する時には発生し
ない。従って、ＥＳＤ保護は、通常は供給電圧を接地す
るか、または完全に切り離して試験される。混合電圧回路 最新技術のＩＣの特色は、ＩＣ構造内の混合された電圧
に対する要求である。（例えば、０Ｖ乃至 3.3Ｖの範囲
の信号で動作するチップは、2.5 Ｖの内部供給電圧しか
有していないかも知れない。レベルシフタ及びバッファ
が、より高い電圧の外部世界から、チップの内部のより
低い電圧動作への変換を行う。）これにより、チップの
内部のデバイスをスケールダウンし、より低い供給電圧
用に最適化することができる。
【０００８】従来は、厚い酸化物デバイスまたはフィー
ルド酸化物デバイス（ＦＯＤ）が、例えば１−３ミクロ
ンの特色サイズと共に使用されてきた。しかしながら、
ＦＯＤ性能は軽くドープされたドレイン接合を使用する
環境内に制限され、損傷の始まりは１ｋＶ乃至２ｋＶに
おいて観測されていた。しかしながら、サブミクロン型
の最新技術ＣＭＯＳでは、主ＥＳＤ保護デバイスとして
ＮＭＯＳがＦＯＤに取換っている。深いサブミクロン範
囲（ 0.5ミクロン以下）では、薄酸化物デバイスは実際
に遙かに良好な性能を呈する。薄酸化物デバイスを保護
のために使用するような応用では、デバイスゲートは通
常接地されている。これは、保護デバイスがＥＳＤ保護
のために有効であると共に、ピンにおける余分な漏洩を
生じないことを常に保証する。
ルド酸化物デバイス（ＦＯＤ）が、例えば１−３ミクロ
ンの特色サイズと共に使用されてきた。しかしながら、
ＦＯＤ性能は軽くドープされたドレイン接合を使用する
環境内に制限され、損傷の始まりは１ｋＶ乃至２ｋＶに
おいて観測されていた。しかしながら、サブミクロン型
の最新技術ＣＭＯＳでは、主ＥＳＤ保護デバイスとして
ＮＭＯＳがＦＯＤに取換っている。深いサブミクロン範
囲（ 0.5ミクロン以下）では、薄酸化物デバイスは実際
に遙かに良好な性能を呈する。薄酸化物デバイスを保護
のために使用するような応用では、デバイスゲートは通
常接地されている。これは、保護デバイスがＥＳＤ保護
のために有効であると共に、ピンにおける余分な漏洩を
生じないことを常に保証する。
【０００９】しかしながら、混合電圧動作と薄酸化物保
護デバイスとを組合わせた場合にはＥＳＤ保護に問題が
発生する。この問題とは、混合電圧入力／出力回路ゲー
ト酸化物の信頼性要求を越えることがあるかも知れない
電圧に耐えることができる必要があることである。（例
えば、2.5 Ｖ電源で動作するように完全に最適化された
ゲート酸化物の厚みは、3.3 Ｖ＋ 10 ％のゲート・ソー
ス電位に対して確実に耐えることができるとは言えな
い。）従って、ゲート酸化物が過大な電界を受けるよう
な構成では、薄ゲート酸化物を有するトランジスタをパ
ッドに接続して保護回路として使用することはできな
い。若干の製造プロセスは、高電圧及び低電圧の両トラ
ンジスタを製造する。これらのプロセスでは、より厚い
ゲート酸化物を有する高電圧トランジスタを保護回路と
して使用することができる。しかしながら、殆どのプロ
セス（単ゲート酸化物プロセス）は、このような能力を
有していない。従って、チップの内部に使用されている
ものと同じ酸化物厚みを有する薄酸化物ＭＯＳデバイス
を使用できるＥＳＤ保護回路に対する要望が存在してい
る。
護デバイスとを組合わせた場合にはＥＳＤ保護に問題が
発生する。この問題とは、混合電圧入力／出力回路ゲー
ト酸化物の信頼性要求を越えることがあるかも知れない
電圧に耐えることができる必要があることである。（例
えば、2.5 Ｖ電源で動作するように完全に最適化された
ゲート酸化物の厚みは、3.3 Ｖ＋ 10 ％のゲート・ソー
ス電位に対して確実に耐えることができるとは言えな
い。）従って、ゲート酸化物が過大な電界を受けるよう
な構成では、薄ゲート酸化物を有するトランジスタをパ
ッドに接続して保護回路として使用することはできな
い。若干の製造プロセスは、高電圧及び低電圧の両トラ
ンジスタを製造する。これらのプロセスでは、より厚い
ゲート酸化物を有する高電圧トランジスタを保護回路と
して使用することができる。しかしながら、殆どのプロ
セス（単ゲート酸化物プロセス）は、このような能力を
有していない。従って、チップの内部に使用されている
ものと同じ酸化物厚みを有する薄酸化物ＭＯＳデバイス
を使用できるＥＳＤ保護回路に対する要望が存在してい
る。
【００１０】集積回路を静電放電に対して保護するため
のデバイス構造のさらなる背景に関しては、例えば以下
の文献を参照されたい。Duvvury et al., "ESD : a per
vasive reliability concern for IC technologies," 8
1 Proc. IEEE 690 (1993);Amerasekera and Duvvury, E
SD IN SILICON INTEGRATED CIRCUITS (1995);Ramaswamy
et al., "EOS/ESD Reliability of Deep Sub-Micron N
MOS Protection Devices", International Reliability
Physics Symposium (IRPS)(1995).これらの文献は参照
として本明細書に採り入れられている。
のデバイス構造のさらなる背景に関しては、例えば以下
の文献を参照されたい。Duvvury et al., "ESD : a per
vasive reliability concern for IC technologies," 8
1 Proc. IEEE 690 (1993);Amerasekera and Duvvury, E
SD IN SILICON INTEGRATED CIRCUITS (1995);Ramaswamy
et al., "EOS/ESD Reliability of Deep Sub-Micron N
MOS Protection Devices", International Reliability
Physics Symposium (IRPS)(1995).これらの文献は参照
として本明細書に採り入れられている。
【００１１】
【発明の概要】本発明のＥＳＤ保護アーキテクチャ 混合供給電圧技術において、本発明はカスコード接続さ
れた薄酸化物ＭＯＳデバイスの使用が好ましいことを開
示する。更に、好ましい実施例では、薄酸化物デバイス
は、ＥＳＤイベント中にそれらのゲートを高くバイアス
することによって一層効果的にされる。従って、回路の
ターンオン及びその効果的な動作には、ラテラルｎｐｎ
トランジスタの効率と共にゲート電圧が重要である。開
示する方法及び構造の長所は、0.3 ミクロンＣＭＯＳ技
術において４ｋＶ以上の保護能力を呈した回路を含む。
開示する方法及び構造の別の長所は、混合電圧設計要求
と両立可能なＥＳＤ保護回路である。
れた薄酸化物ＭＯＳデバイスの使用が好ましいことを開
示する。更に、好ましい実施例では、薄酸化物デバイス
は、ＥＳＤイベント中にそれらのゲートを高くバイアス
することによって一層効果的にされる。従って、回路の
ターンオン及びその効果的な動作には、ラテラルｎｐｎ
トランジスタの効率と共にゲート電圧が重要である。開
示する方法及び構造の長所は、0.3 ミクロンＣＭＯＳ技
術において４ｋＶ以上の保護能力を呈した回路を含む。
開示する方法及び構造の別の長所は、混合電圧設計要求
と両立可能なＥＳＤ保護回路である。
【００１２】以下に添付図面を参照して本発明の実施例
を説明する。
を説明する。
【００１３】
【実施例】本発明の多くの新規な点を、好ましい実施例
に関連して説明する。しかしながら、これらの実施例は
本発明の多くの有利な使用の数例を示しているに過ぎな
い。一般的に言えば、以下の説明は、本発明のさまざま
な態様の「何れ」かを必ずしも限定しているものではな
い。更に、若干の説明は本発明の若干の特色に適用する
ことはできるが、他の特色には適用されない。図２は、
パッドＰＡＤ１に接続された従来の技術の単トランジス
タ保護回路を示している。この構成では、パッドＰＡＤ
１上の正常最大電圧ＶINは、トランジスタＮ０を最適化
している供給電圧ＶDDを大きく越えることはできない。
もしトランジスタがより低い内部供給電圧に対して最適
化されていれば、外部パッドに存在するより高い電圧に
接続された場合には信頼できなくなることから、これは
混合電圧チップでは問題になる。
に関連して説明する。しかしながら、これらの実施例は
本発明の多くの有利な使用の数例を示しているに過ぎな
い。一般的に言えば、以下の説明は、本発明のさまざま
な態様の「何れ」かを必ずしも限定しているものではな
い。更に、若干の説明は本発明の若干の特色に適用する
ことはできるが、他の特色には適用されない。図２は、
パッドＰＡＤ１に接続された従来の技術の単トランジス
タ保護回路を示している。この構成では、パッドＰＡＤ
１上の正常最大電圧ＶINは、トランジスタＮ０を最適化
している供給電圧ＶDDを大きく越えることはできない。
もしトランジスタがより低い内部供給電圧に対して最適
化されていれば、外部パッドに存在するより高い電圧に
接続された場合には信頼できなくなることから、これは
混合電圧チップでは問題になる。
【００１４】最新技術ＣＭＯＳプロセスにおいてＩＣ用
に設計されたＭＯＳトランジスタは通常は大電流を流す
能力を有していない。更に 50 オングストローム程度の
薄ゲート酸化物は、これらの技術では高電圧に耐え得な
いことを意味している。ＥＳＤ応力状態の下でのＭＯＳ
トランジスタの挙動は、正常動作とは大きく異なる。実
際の導通メカニズムは、寄生ラテラルバイポーラトラン
ジスタにおけるバイポーラ作用のそれである。全てのＭ
ＯＳトランジスタは必ず低利得バイポーラトランジスタ
構造も含んでいる。（例えば、ＮＭＯＳトランジスタ
は、ｎ＋ソース拡散、ｐ型チャンネル、及びｎ＋ドレイ
ン拡散によって限定されるｎｐｎトランジスタを必ず含
む。）このバイポーラトランジスタは、ＮＭＯＳトラン
ジスタの正常動作にとって必要ではなく、従って「寄
生」デバイスと呼ばれる。ＮＭＯＳトランジスタの正常
動作では、極めて僅かなサブストレート電流が存在し、
従ってバイポーラトランジスタに大きいベース電流が印
加されることはない。しかしながら、ＭＯＳトランジス
タをＥＳＤ保護に使用する場合には、このバイポーラト
ランジスタの動作が極めて重要になり得る。
に設計されたＭＯＳトランジスタは通常は大電流を流す
能力を有していない。更に 50 オングストローム程度の
薄ゲート酸化物は、これらの技術では高電圧に耐え得な
いことを意味している。ＥＳＤ応力状態の下でのＭＯＳ
トランジスタの挙動は、正常動作とは大きく異なる。実
際の導通メカニズムは、寄生ラテラルバイポーラトラン
ジスタにおけるバイポーラ作用のそれである。全てのＭ
ＯＳトランジスタは必ず低利得バイポーラトランジスタ
構造も含んでいる。（例えば、ＮＭＯＳトランジスタ
は、ｎ＋ソース拡散、ｐ型チャンネル、及びｎ＋ドレイ
ン拡散によって限定されるｎｐｎトランジスタを必ず含
む。）このバイポーラトランジスタは、ＮＭＯＳトラン
ジスタの正常動作にとって必要ではなく、従って「寄
生」デバイスと呼ばれる。ＮＭＯＳトランジスタの正常
動作では、極めて僅かなサブストレート電流が存在し、
従ってバイポーラトランジスタに大きいベース電流が印
加されることはない。しかしながら、ＭＯＳトランジス
タをＥＳＤ保護に使用する場合には、このバイポーラト
ランジスタの動作が極めて重要になり得る。
【００１５】図５は、図２のＥＳＤ保護回路のより詳細
な回路図であり、ＭＯＳトランジスタＮ１と並列に寄生
ｎｐｎトランジスタＴ１が示されている。ｎｐｎトラン
ジスタＴ１のエミッタはＭＯＳトランジスタのソースに
接続され、Ｔ１のコレクタはＮ１のドレインに接続され
ている。トランジスタＮ１のゲートは抵抗ＲGATEを通し
てＶSS（最も負の電圧、または接地）に結合されている
ので、ゲート電圧Ｖgは本質的に０ボルトである。（抵
抗ＲGATEは、ゲートから、より負の電源ＶSSまでの実効
抵抗である。）典型的には、ＥＳＤ状態の下で保護する
には、応力イベント中にパッドＰＡＤ１とＶSSとの間の
ｎｐｎトランジスタＴ１がターンオンすることが必要で
ある。エミッタ・ベース電圧Ｖbeが充分に高い場合に
は、トランジスタＴ１は低インピーダンスモードにな
り、エミッタ電流が実質的にコレクタ・ベース接合にお
けるアバランシュプロセスに貢献してＥＳＤ電流を分路
する。Ｒsub で示してある実効サブストレート抵抗がト
ランジスタＴ１を自己バイアスモードにし、パッドＰＡ
Ｄ１のＥＳＤイベントをＴ１のコレクタが受けた場合に
は、そのコレクタ電圧が上昇してトランジスタＴ１をタ
ーンオンさせる。
な回路図であり、ＭＯＳトランジスタＮ１と並列に寄生
ｎｐｎトランジスタＴ１が示されている。ｎｐｎトラン
ジスタＴ１のエミッタはＭＯＳトランジスタのソースに
接続され、Ｔ１のコレクタはＮ１のドレインに接続され
ている。トランジスタＮ１のゲートは抵抗ＲGATEを通し
てＶSS（最も負の電圧、または接地）に結合されている
ので、ゲート電圧Ｖgは本質的に０ボルトである。（抵
抗ＲGATEは、ゲートから、より負の電源ＶSSまでの実効
抵抗である。）典型的には、ＥＳＤ状態の下で保護する
には、応力イベント中にパッドＰＡＤ１とＶSSとの間の
ｎｐｎトランジスタＴ１がターンオンすることが必要で
ある。エミッタ・ベース電圧Ｖbeが充分に高い場合に
は、トランジスタＴ１は低インピーダンスモードにな
り、エミッタ電流が実質的にコレクタ・ベース接合にお
けるアバランシュプロセスに貢献してＥＳＤ電流を分路
する。Ｒsub で示してある実効サブストレート抵抗がト
ランジスタＴ１を自己バイアスモードにし、パッドＰＡ
Ｄ１のＥＳＤイベントをＴ１のコレクタが受けた場合に
は、そのコレクタ電圧が上昇してトランジスタＴ１をタ
ーンオンさせる。
【００１６】図６は、図５に示したＮＭＯＳトランジス
タＮ１及び寄生ラテラルｎｐｎトランジスタＴ１のデバ
イス構造の概要断面図である。ｎ＋拡散６０１は、Ｎ１
のソースでもあり、Ｔ１のエミッタでもある。ｎ＋拡散
６０２は、Ｎ１のドレインでもあり、Ｔ１のコレクタで
もある。接合Ｊ１はＴ１のベース・コレクタ接合であ
り、接合Ｊ２はＴ１のベース・エミッタ接合である。Ｔ
１のベースはサブストレート６００を通して接地されて
いる。（しかしながら、この接続は重大な寄生抵抗を有
している。）ゲート電圧ＶG 、ソース電圧ＶS 、及びサ
ブストレート電圧ＶSSが全て０Ｖであって、パッドＰＡ
Ｄ１に大きい正電圧が印加されても、逆バイアスされた
ドレイン・サブストレート接合がアバランシュ降伏に進
むまでは電流は流れない。
タＮ１及び寄生ラテラルｎｐｎトランジスタＴ１のデバ
イス構造の概要断面図である。ｎ＋拡散６０１は、Ｎ１
のソースでもあり、Ｔ１のエミッタでもある。ｎ＋拡散
６０２は、Ｎ１のドレインでもあり、Ｔ１のコレクタで
もある。接合Ｊ１はＴ１のベース・コレクタ接合であ
り、接合Ｊ２はＴ１のベース・エミッタ接合である。Ｔ
１のベースはサブストレート６００を通して接地されて
いる。（しかしながら、この接続は重大な寄生抵抗を有
している。）ゲート電圧ＶG 、ソース電圧ＶS 、及びサ
ブストレート電圧ＶSSが全て０Ｖであって、パッドＰＡ
Ｄ１に大きい正電圧が印加されても、逆バイアスされた
ドレイン・サブストレート接合がアバランシュ降伏に進
むまでは電流は流れない。
【００１７】図７に実線で示すように、ＥＳＤ（大電
流）イベント中には、ｎｐｎトランジスタＴ１は印加さ
れる電圧がドレイン・サブストレート接合Ｊ１にアバラ
ンシュを生じさせるのに充分に高いレベルＶt1に到達し
た時に限ってターンオンする。アバランシュによる電流
注入はバイポーラ導通を含み、増倍によってより多くの
キャリヤが使用可能になるために負性抵抗領域ＮＲが観
測される。従って、最小電圧ＶSP（スナップバック保持
電圧）に到達するまでは、デバイスにまたがる電圧が低
下するにも拘わらず電流は増加する。それ以後のＩ−Ｖ
曲線は正抵抗ＰＲを呈し、注入電流のさらなる増加がサ
ブストレート（ベース）領域の導電率を変調させ、サブ
ストレートの固有抵抗を減少させる。このプロセスで
は、保護回路内のＭＯＳデバイスが駆逐される前にアバ
ランシュが発生できるようにするために、ピーク電圧Ｖ
t1を低下させることが望ましい。
流）イベント中には、ｎｐｎトランジスタＴ１は印加さ
れる電圧がドレイン・サブストレート接合Ｊ１にアバラ
ンシュを生じさせるのに充分に高いレベルＶt1に到達し
た時に限ってターンオンする。アバランシュによる電流
注入はバイポーラ導通を含み、増倍によってより多くの
キャリヤが使用可能になるために負性抵抗領域ＮＲが観
測される。従って、最小電圧ＶSP（スナップバック保持
電圧）に到達するまでは、デバイスにまたがる電圧が低
下するにも拘わらず電流は増加する。それ以後のＩ−Ｖ
曲線は正抵抗ＰＲを呈し、注入電流のさらなる増加がサ
ブストレート（ベース）領域の導電率を変調させ、サブ
ストレートの固有抵抗を減少させる。このプロセスで
は、保護回路内のＭＯＳデバイスが駆逐される前にアバ
ランシュが発生できるようにするために、ピーク電圧Ｖ
t1を低下させることが望ましい。
【００１８】カスコード接続ＭＯＳ保護 図３に、本発明のカスコード接続されたＭＯＳ保護回路
を示す。ＭＯＳデバイスをカスコード接続すると頑強さ
が増すだけではなく、バイアス電圧Ｖ3 及びＶ 4 を適切
に制御することによって正常動作中のゲート酸化物の応
力が減少する。もし、Ｖ3 がより低い電源電圧（例え
ば、2.5 Ｖ／3.3 Ｖプロセスにおける 2.5Ｖ）にあり、
Ｖ4 が接地されていれば、Ｎ１にまたがる電圧はＶ3 −
ＶT （但し、ＶT はトランジスタがターンオンするしき
い値電圧）であり、Ｎ２にまたがる電圧はもしＶ4 が接
地電位にあればほぼＶ2 に等しい。従って、このアプロ
ーチの適用性を限定する上でＶ3 及びＶ4 の電位が重要
であり、通常はドライバ回路によって限定される。
を示す。ＭＯＳデバイスをカスコード接続すると頑強さ
が増すだけではなく、バイアス電圧Ｖ3 及びＶ 4 を適切
に制御することによって正常動作中のゲート酸化物の応
力が減少する。もし、Ｖ3 がより低い電源電圧（例え
ば、2.5 Ｖ／3.3 Ｖプロセスにおける 2.5Ｖ）にあり、
Ｖ4 が接地されていれば、Ｎ１にまたがる電圧はＶ3 −
ＶT （但し、ＶT はトランジスタがターンオンするしき
い値電圧）であり、Ｎ２にまたがる電圧はもしＶ4 が接
地電位にあればほぼＶ2 に等しい。従って、このアプロ
ーチの適用性を限定する上でＶ3 及びＶ4 の電位が重要
であり、通常はドライバ回路によって限定される。
【００１９】図８は、図３の２つのＮＭＯＳトランジス
タの断面及び回路を示す図である。ＲSUB2にまたがる電
圧ＶSUB2は少なくとも 0.7Ｖであり、これはＲSUB1にま
たがる電圧ＶSUB1が 0.7Ｖよりも大きくなければならな
いことを暗示している。（Ｖ SUB1はＶSUB2＋ＶCE2 ＋Ｖ
DEFFにほぼ等しい。）しかしながら、ＲSUB1がＲSUB2に
ほぼ等しいので、接合電圧Ｖbe1 はＶbe2 よりも低い。
図示のように、所与の注入電流Ｉinに対して、Ｂ２にま
たがる電圧ＶCE2 はＢ１にまたがる電圧ＶCE1よりも小
さい（ＶCE2 ＜ＶCE1 ）。ＶDEFFの値も、トランジスタ
のバイアシングに役割を果している。Ｉin能力を上昇さ
せたいのであるから、これは、ＶDEFFをより小さくする
ことが必要である。ＲSUB 及びゲート長に関する他の設
計ルールも識別することができる。Ｎ２のゲート長は、
設計上のオフ電流要求によって限定される。
タの断面及び回路を示す図である。ＲSUB2にまたがる電
圧ＶSUB2は少なくとも 0.7Ｖであり、これはＲSUB1にま
たがる電圧ＶSUB1が 0.7Ｖよりも大きくなければならな
いことを暗示している。（Ｖ SUB1はＶSUB2＋ＶCE2 ＋Ｖ
DEFFにほぼ等しい。）しかしながら、ＲSUB1がＲSUB2に
ほぼ等しいので、接合電圧Ｖbe1 はＶbe2 よりも低い。
図示のように、所与の注入電流Ｉinに対して、Ｂ２にま
たがる電圧ＶCE2 はＢ１にまたがる電圧ＶCE1よりも小
さい（ＶCE2 ＜ＶCE1 ）。ＶDEFFの値も、トランジスタ
のバイアシングに役割を果している。Ｉin能力を上昇さ
せたいのであるから、これは、ＶDEFFをより小さくする
ことが必要である。ＲSUB 及びゲート長に関する他の設
計ルールも識別することができる。Ｎ２のゲート長は、
設計上のオフ電流要求によって限定される。
【００２０】図１に、パッドに接続された完全にカスコ
ードに接続されたＭＯＳ保護回路及び関連カスコード回
路を示す。本発明は、正常動作中には回路を高インピー
ダンス（オフ）にし、ＥＳＤイベント中には回路を低イ
ンピーダンス（オン）にするように、カスコード接続さ
れたＮＭＯＳ保護回路のＶ3 及びＶ4 を限定するバイア
ス回路に関している。Ｇ１及びＧ２は、Ｖ3 及びＶ4 を
限定するドライバ回路である。Ｄ１はパッドＰＡＤ１と
ＶDDとの間のダイオードであり、ＣC はＶDDとＶSSとの
間のチップキャパシタンスである。図示実施例では、内
部コア回路１００は 2.5Ｖ電源から給電され、ＶDDは出
力ドライバに給電するために使用される 3.3Ｖ電源ライ
ンである。
ードに接続されたＭＯＳ保護回路及び関連カスコード回
路を示す。本発明は、正常動作中には回路を高インピー
ダンス（オフ）にし、ＥＳＤイベント中には回路を低イ
ンピーダンス（オン）にするように、カスコード接続さ
れたＮＭＯＳ保護回路のＶ3 及びＶ4 を限定するバイア
ス回路に関している。Ｇ１及びＧ２は、Ｖ3 及びＶ4 を
限定するドライバ回路である。Ｄ１はパッドＰＡＤ１と
ＶDDとの間のダイオードであり、ＣC はＶDDとＶSSとの
間のチップキャパシタンスである。図示実施例では、内
部コア回路１００は 2.5Ｖ電源から給電され、ＶDDは出
力ドライバに給電するために使用される 3.3Ｖ電源ライ
ンである。
【００２１】正常動作中（回路に電源が投入され、サー
ビスに入った後）は、Ｖ3 及び／またはＶ4 は低いの
で、パッドＰＡＤ１とＶSSとの間に重大な電流は流れな
い。ＥＳＤイベント中にパッドＰＡＤ１の正の電圧が現
れ、ＶSSが接地されており、そしてＶDDが浮いているも
のとする。（これは最悪例状態である。何故なら、もし
ＶDDが接地されていれば、ダイオードＤ１が低インピー
ダンス経路を与えてパッド上の電圧をクランプするから
である。）ラテラルｎｐｎトランジスタがターンオンし
ている時はＶ3 及びＶ4 は高く、両ＭＯＳデバイスはＭ
ＯＳ電流を流している。ダイオードＤ１は電流を流して
ＣC を充電し、ＶDDを上昇させる。これにより、Ｇ１及
びＧ２内の回路はターンオンし、Ｖ3 及びＶ4 をＮＭＯ
Ｓしきい値電圧より高いレベルまで上昇させる。
ビスに入った後）は、Ｖ3 及び／またはＶ4 は低いの
で、パッドＰＡＤ１とＶSSとの間に重大な電流は流れな
い。ＥＳＤイベント中にパッドＰＡＤ１の正の電圧が現
れ、ＶSSが接地されており、そしてＶDDが浮いているも
のとする。（これは最悪例状態である。何故なら、もし
ＶDDが接地されていれば、ダイオードＤ１が低インピー
ダンス経路を与えてパッド上の電圧をクランプするから
である。）ラテラルｎｐｎトランジスタがターンオンし
ている時はＶ3 及びＶ4 は高く、両ＭＯＳデバイスはＭ
ＯＳ電流を流している。ダイオードＤ１は電流を流して
ＣC を充電し、ＶDDを上昇させる。これにより、Ｇ１及
びＧ２内の回路はターンオンし、Ｖ3 及びＶ4 をＮＭＯ
Ｓしきい値電圧より高いレベルまで上昇させる。
【００２２】図４は、図１の保護回路のためのバイアス
回路Ｇ１及びＧ２の実施例の詳細を示している。このバ
イアス回路は、Ｇ１に関してはＰＭＯＳトランジスタＰ
１、Ｐ２、及びＰ３によって表され、Ｇ２に関してはＰ
４、Ｐ５、及びＰ６、及びＮ３によって表されている。
ダイオードＤ１は、ＶDDをパッド電圧から１ダイオード
降下分よりも大きくさせない。ＶDDが発生すると、Ｖ3
はＶDDに追随してＶDD−２ＶTPにほぼ等しくなる。ＶDD
が３ＶT を越えると、Ｐ１−Ｐ３の組合わせは分圧器と
して動作してＶ 3 はＶDDのほぼ 1/3になる。同様に、Ｖ
OG2 は初めはＶDD−ＶTPに等しい。ＶDDが２ＶT を越え
るとＮ３がターンオンし、Ｖ4 をほぼ１ＶT に保つ。従
って、パッドが高である時には、図１のＮ１は通常オン
であり、Ｎ２は通常オフである。信号パッド電圧が 3.3
Ｖである場合に、パッドに接続されているゲート酸化物
にまたがる電圧は次のようになる。Ｎ１に関しては、Ｖ
in−Ｖ3 はＶT （ 0.6Ｖ）にほぼ等し。Ｎ２に関して
は、Ｖin−Ｖ1 −Ｖ4 は 3.3−２ＶT ＝ 1.5Ｖにほぼ等
しい。従って、ゲート酸化物の信頼性の仕様が達成され
る。
回路Ｇ１及びＧ２の実施例の詳細を示している。このバ
イアス回路は、Ｇ１に関してはＰＭＯＳトランジスタＰ
１、Ｐ２、及びＰ３によって表され、Ｇ２に関してはＰ
４、Ｐ５、及びＰ６、及びＮ３によって表されている。
ダイオードＤ１は、ＶDDをパッド電圧から１ダイオード
降下分よりも大きくさせない。ＶDDが発生すると、Ｖ3
はＶDDに追随してＶDD−２ＶTPにほぼ等しくなる。ＶDD
が３ＶT を越えると、Ｐ１−Ｐ３の組合わせは分圧器と
して動作してＶ 3 はＶDDのほぼ 1/3になる。同様に、Ｖ
OG2 は初めはＶDD−ＶTPに等しい。ＶDDが２ＶT を越え
るとＮ３がターンオンし、Ｖ4 をほぼ１ＶT に保つ。従
って、パッドが高である時には、図１のＮ１は通常オン
であり、Ｎ２は通常オフである。信号パッド電圧が 3.3
Ｖである場合に、パッドに接続されているゲート酸化物
にまたがる電圧は次のようになる。Ｎ１に関しては、Ｖ
in−Ｖ3 はＶT （ 0.6Ｖ）にほぼ等し。Ｎ２に関して
は、Ｖin−Ｖ1 −Ｖ4 は 3.3−２ＶT ＝ 1.5Ｖにほぼ等
しい。従って、ゲート酸化物の信頼性の仕様が達成され
る。
【００２３】ＥＳＤ中には、パッドが接地に対して正で
ある最悪例応力状態の場合、ＶDDは初め浮いており、Ｖ
DDにおける電圧はほぼ０Ｖである。従って、トランジス
タＮ１は初めはオフであり、Ｎ２はオンである。ＥＳＤ
パルス中、Ｎ１の高インピーダンスが大きいｄＶ／ｄｔ
（例えば、40Ｖ／ｎｓにほぼ等しい）をもたらす。これ
により、Ｎ１のゲート電圧が上昇してそれをターンオン
させる。Ｎ１及びＮ２の両方のオン電流は、それらのト
ランジスタによって生成されるサブストレート電流を増
加させ、Ｎ１、Ｎ２に関連するバイポーラトランジス
タ、及びＮ１及びＮ２の組合わせをトリガするのを援助
する。図７は、ドレインに電圧が印加され、ゲート、ソ
ース、及びサブストレートが０Ｖである時のＮＭＯＳト
ランジスタのＩ−Ｖ曲線をも示している。破線で示すよ
うに、もしゲート電圧ＶG がしきい値電圧ＶT よりも大
きければ、ＭＯＳドレイン電流は寄生バイポーラトラン
ジスタのターンオン電圧をＶt1’まで低下させる。これ
は、保護回路がより容易に作動され、薄いゲート酸化
物、及び入力回路及び出力回路内の浅い接合を保護する
能力が強化されることを意味している。より低いターン
オン電圧は、デバイスが保護される前にそれが保護デバ
イスをトリガするようになるので、ＥＳＤ保護回路にと
っては極めて望ましい。
ある最悪例応力状態の場合、ＶDDは初め浮いており、Ｖ
DDにおける電圧はほぼ０Ｖである。従って、トランジス
タＮ１は初めはオフであり、Ｎ２はオンである。ＥＳＤ
パルス中、Ｎ１の高インピーダンスが大きいｄＶ／ｄｔ
（例えば、40Ｖ／ｎｓにほぼ等しい）をもたらす。これ
により、Ｎ１のゲート電圧が上昇してそれをターンオン
させる。Ｎ１及びＮ２の両方のオン電流は、それらのト
ランジスタによって生成されるサブストレート電流を増
加させ、Ｎ１、Ｎ２に関連するバイポーラトランジス
タ、及びＮ１及びＮ２の組合わせをトリガするのを援助
する。図７は、ドレインに電圧が印加され、ゲート、ソ
ース、及びサブストレートが０Ｖである時のＮＭＯＳト
ランジスタのＩ−Ｖ曲線をも示している。破線で示すよ
うに、もしゲート電圧ＶG がしきい値電圧ＶT よりも大
きければ、ＭＯＳドレイン電流は寄生バイポーラトラン
ジスタのターンオン電圧をＶt1’まで低下させる。これ
は、保護回路がより容易に作動され、薄いゲート酸化
物、及び入力回路及び出力回路内の浅い接合を保護する
能力が強化されることを意味している。より低いターン
オン電圧は、デバイスが保護される前にそれが保護デバ
イスをトリガするようになるので、ＥＳＤ保護回路にと
っては極めて望ましい。
【００２４】図９は、サブストレートトランジスタコレ
クタ・エミッタ電圧のＩ−Ｖ曲線を示している。図示の
ように、所与の注入電流Ｉinについて、Ｎ２にまたがる
電圧ＶCE2 は、Ｎ１にまたがる電圧ＶCE1 よりも小さい
（ＶCE2 ＜ＶCE1 ）。図１０は、ＥＳＤヒットが発生し
た時の電圧波形を示している。変形及び変化 当業者ならば理解されるように、以上に記述した本発明
の概念はさまざまな応用範囲にわたって変更及び変化さ
せることができ、従って本発明は記載した特定の実施例
の何れによっても制限されることはなく、特許請求の範
囲によってのみ限定されるものである。例えば、所望の
動作電圧を達成するために、他のバイアス回路を使用す
ることができる。
クタ・エミッタ電圧のＩ−Ｖ曲線を示している。図示の
ように、所与の注入電流Ｉinについて、Ｎ２にまたがる
電圧ＶCE2 は、Ｎ１にまたがる電圧ＶCE1 よりも小さい
（ＶCE2 ＜ＶCE1 ）。図１０は、ＥＳＤヒットが発生し
た時の電圧波形を示している。変形及び変化 当業者ならば理解されるように、以上に記述した本発明
の概念はさまざまな応用範囲にわたって変更及び変化さ
せることができ、従って本発明は記載した特定の実施例
の何れによっても制限されることはなく、特許請求の範
囲によってのみ限定されるものである。例えば、所望の
動作電圧を達成するために、他のバイアス回路を使用す
ることができる。
【００２５】また上述した金属化層の数が本発明の態様
の何れをも暗黙裏に限定するものではなく、より多く
の、またはより少ない層を有するプロセス及び構造に適
用することができる。同様に、上述したプロセスステッ
プはＢｉＣＭＯＳまたはスマートパワープロセスのよう
なハイブリッドプロセスの流れ内に埋め込むこともでき
る。
の何れをも暗黙裏に限定するものではなく、より多く
の、またはより少ない層を有するプロセス及び構造に適
用することができる。同様に、上述したプロセスステッ
プはＢｉＣＭＯＳまたはスマートパワープロセスのよう
なハイブリッドプロセスの流れ内に埋め込むこともでき
る。
【００２６】以上の記載に関連して、以下の各項を開示
する。 （１）集積回路構造において、ある電圧を受けるための
第１の接点パッドを含む複数の接点パッドを備え、上記
第１の接点パッドは、より正の電源ラインとより負の電
源ラインとの間と、内部コア回路とに機能的に接続さ
れ、上記第１の接点パッドと上記より負の電源ラインと
の間に作動的に接続されている過電圧保護回路を更に備
え、上記過電圧保護回路は、上記接点パッドと上記より
負の電源ラインとの間に直列に接続されている第１及び
第２のＮＭＯＳデバイスと、上記第１のＮＭＯＳデバイ
スの制御端子に作動的に接続されている第１のバイアス
回路と、上記第２のＮＭＯＳデバイスの制御端子に作動
的に接続されている第２のバイアス回路と、を含み、上
記第１及び第２のバイアス回路は、上記より正の電源ラ
インと上記より負の電源ラインとの間に接続されてお
り、上記第１及び第２のＮＭＯＳデバイスは何れも、上
記第１の接点パッド上に通常存在する電圧には単独では
確実に耐えることができないそれぞれのゲート誘電体を
含んでいることを特徴とする集積回路構造。 （２）上記第１の接点と上記より正の電源ラインとの間
に挿入され、電流を第１の方向に流すように接続されて
いる整流素子を更に備えている（１）に記載の集積回路
構造。 （３）上記より正の電源ラインと上記より負の電源ライ
ンの間に作動的に接続されているキャパシタを更に備え
ている（１）に記載の集積回路構造。 （４）集積回路バイアス用構造において、第１及び第２
の出力接続にそれぞれ作動的に接続され、相互接続ライ
ンによって互いに相互接続されている第１及び第２のバ
イアス回路、を備え、上記第１のバイアス回路は、より
正の電源ラインとより負の電源ラインとの間に挿入さ
れ、第１のＰＭＯＳデバイスを含む複数のカスコード接
続されたＰＭＯＳデバイス、を含み、上記第２のバイア
ス回路は、より正の電源ラインとより負の電源ラインと
の間に挿入され、第２及び第３のＰＭＯＳデバイスから
なる複数のカスコード接続されたＰＭＯＳデバイスと、
１つのＮＭＯＳデバイスと、からなり、上記ＮＭＯＳデ
バイスの制御端子は上記第２のＰＭＯＳデバイスの出力
端子に作動的に接続され、上記ＮＭＯＳデバイスの入力
端子は上記第２の出力接続に作動的に接続され、そして
上記ＮＭＯＳデバイスの出力端子は上記より負の電源ラ
インに接続されており、上記相互接続ラインは上記第１
のＰＭＯＳデバイスの制御端子を上記第３のＰＭＯＳデ
バイスの入力端子に接続し、上記第１の出力接続は上記
第１のＰＭＯＳデバイスの入力端子に作動的に接続され
ていることを特徴とする集積回路バイアス用構造。 （５）集積回路をＥＳＤから保護する方法において、
（ａ）第１の接点パッドにおいて第１の電圧を受けるス
テップと、（ｂ）上記第１の接点パッドとより負の電源
ラインとの間に第１及び第２のＮＭＯＳデバイスをカス
コード構成で設けるステップと、（ｃ）上記第１の接点
パッドとより正の電源ラインとの間に整流素子を設ける
ステップと、（ｄ）上記整流素子が電流を流した時にキ
ャパシタが充電され、第１及び第２のバイアス用回路を
ターンオンさせて上記制御端子における上記電圧を上記
ＮＭＯＳデバイスしきい値電圧よりも大きく上昇させる
ように、上記第１及び第２のＮＭＯＳデバイスの制御端
子における電圧をそれぞれ上記第１及び第２のバイアス
用回路によってバイアスするステップと、を備えている
ことを特徴とする方法。 （６）カスコード接続されたＮＭＯＳ ＥＳＤ保護回路
の制御端子電圧を限定するバイアス回路は、保護回路を
正常動作中は高インピーダンス状態（オフ）にし、ＥＳ
Ｄイベント中は低インピーダンス（オン）状態にする。
Ｇ１及びＧ２はパッドがＥＳＤイベント中にＶ3 及びＶ
4 を限定するドライバ回路である。正常動作中のＶ3 及
び／またはＶ4 は低であり、パッドとＶSSとの間に電流
は流れない。ＥＳＤイベント中はＶ3 「及び」Ｖ4 は高
になり、ラテラルｎｐｎがターンオンすると両デバイス
はＭＯＳ電流を流す。ダイオードＤ１は、電流を流して
チップキャパシタンスＣC を充電し、ＶDDを上昇させて
Ｇ１及びＧ２をターンオン可能にし、Ｖ3 及びＶ4 をＮ
ＭＯＳしきい値電圧より大きいレベルまで上昇させる。
する。 （１）集積回路構造において、ある電圧を受けるための
第１の接点パッドを含む複数の接点パッドを備え、上記
第１の接点パッドは、より正の電源ラインとより負の電
源ラインとの間と、内部コア回路とに機能的に接続さ
れ、上記第１の接点パッドと上記より負の電源ラインと
の間に作動的に接続されている過電圧保護回路を更に備
え、上記過電圧保護回路は、上記接点パッドと上記より
負の電源ラインとの間に直列に接続されている第１及び
第２のＮＭＯＳデバイスと、上記第１のＮＭＯＳデバイ
スの制御端子に作動的に接続されている第１のバイアス
回路と、上記第２のＮＭＯＳデバイスの制御端子に作動
的に接続されている第２のバイアス回路と、を含み、上
記第１及び第２のバイアス回路は、上記より正の電源ラ
インと上記より負の電源ラインとの間に接続されてお
り、上記第１及び第２のＮＭＯＳデバイスは何れも、上
記第１の接点パッド上に通常存在する電圧には単独では
確実に耐えることができないそれぞれのゲート誘電体を
含んでいることを特徴とする集積回路構造。 （２）上記第１の接点と上記より正の電源ラインとの間
に挿入され、電流を第１の方向に流すように接続されて
いる整流素子を更に備えている（１）に記載の集積回路
構造。 （３）上記より正の電源ラインと上記より負の電源ライ
ンの間に作動的に接続されているキャパシタを更に備え
ている（１）に記載の集積回路構造。 （４）集積回路バイアス用構造において、第１及び第２
の出力接続にそれぞれ作動的に接続され、相互接続ライ
ンによって互いに相互接続されている第１及び第２のバ
イアス回路、を備え、上記第１のバイアス回路は、より
正の電源ラインとより負の電源ラインとの間に挿入さ
れ、第１のＰＭＯＳデバイスを含む複数のカスコード接
続されたＰＭＯＳデバイス、を含み、上記第２のバイア
ス回路は、より正の電源ラインとより負の電源ラインと
の間に挿入され、第２及び第３のＰＭＯＳデバイスから
なる複数のカスコード接続されたＰＭＯＳデバイスと、
１つのＮＭＯＳデバイスと、からなり、上記ＮＭＯＳデ
バイスの制御端子は上記第２のＰＭＯＳデバイスの出力
端子に作動的に接続され、上記ＮＭＯＳデバイスの入力
端子は上記第２の出力接続に作動的に接続され、そして
上記ＮＭＯＳデバイスの出力端子は上記より負の電源ラ
インに接続されており、上記相互接続ラインは上記第１
のＰＭＯＳデバイスの制御端子を上記第３のＰＭＯＳデ
バイスの入力端子に接続し、上記第１の出力接続は上記
第１のＰＭＯＳデバイスの入力端子に作動的に接続され
ていることを特徴とする集積回路バイアス用構造。 （５）集積回路をＥＳＤから保護する方法において、
（ａ）第１の接点パッドにおいて第１の電圧を受けるス
テップと、（ｂ）上記第１の接点パッドとより負の電源
ラインとの間に第１及び第２のＮＭＯＳデバイスをカス
コード構成で設けるステップと、（ｃ）上記第１の接点
パッドとより正の電源ラインとの間に整流素子を設ける
ステップと、（ｄ）上記整流素子が電流を流した時にキ
ャパシタが充電され、第１及び第２のバイアス用回路を
ターンオンさせて上記制御端子における上記電圧を上記
ＮＭＯＳデバイスしきい値電圧よりも大きく上昇させる
ように、上記第１及び第２のＮＭＯＳデバイスの制御端
子における電圧をそれぞれ上記第１及び第２のバイアス
用回路によってバイアスするステップと、を備えている
ことを特徴とする方法。 （６）カスコード接続されたＮＭＯＳ ＥＳＤ保護回路
の制御端子電圧を限定するバイアス回路は、保護回路を
正常動作中は高インピーダンス状態（オフ）にし、ＥＳ
Ｄイベント中は低インピーダンス（オン）状態にする。
Ｇ１及びＧ２はパッドがＥＳＤイベント中にＶ3 及びＶ
4 を限定するドライバ回路である。正常動作中のＶ3 及
び／またはＶ4 は低であり、パッドとＶSSとの間に電流
は流れない。ＥＳＤイベント中はＶ3 「及び」Ｖ4 は高
になり、ラテラルｎｐｎがターンオンすると両デバイス
はＭＯＳ電流を流す。ダイオードＤ１は、電流を流して
チップキャパシタンスＣC を充電し、ＶDDを上昇させて
Ｇ１及びＧ２をターンオン可能にし、Ｖ3 及びＶ4 をＮ
ＭＯＳしきい値電圧より大きいレベルまで上昇させる。
【図１】カスコード接続ＮＭＯＳ保護回路の実施例の詳
細図である。
細図である。
【図２】あるパッドに接続された単ゲート酸化物保護回
路を示す図である。
路を示す図である。
【図３】あるパッドに接続されたカスコード接続保護回
路を示す図である。
路を示す図である。
【図４】バイアス電圧Ｖ3 及びＶ4 を生成するバイアス
回路の実施例を示す図である。
回路の実施例を示す図である。
【図５】パッドとＶSSとの間に寄生ｎｐｎトランジスタ
を有する典型的なＥＳＤ保護回路の回路図である。
を有する典型的なＥＳＤ保護回路の回路図である。
【図６】図５のＮＭＯＳ及び寄生ｎｐｎトランジスタの
断面及び概要図である。
断面及び概要図である。
【図７】ドレインに電圧を印加し、ゲート、ソース、及
びサブストレートを０Ｖにした時のＮＭＯＳトランジス
タのＩ−Ｖ曲線である。
びサブストレートを０Ｖにした時のＮＭＯＳトランジス
タのＩ−Ｖ曲線である。
【図８】２つのＮＭＯＳトランジスタ及び関連サブスト
レートラテラルｎｐｎトランジスタの断面及び概要図で
ある。
レートラテラルｎｐｎトランジスタの断面及び概要図で
ある。
【図９】サブストレートトランジスタコレクタ・エミッ
タ電圧のＩ−Ｖ曲線である。
タ電圧のＩ−Ｖ曲線である。
【図１０】ＥＳＤヒットが発生した時の電圧波形を示す
図である。
図である。
【符号の説明】 １００ 内部コア回路 ６００ ｐ−サブストレート ６０１、６０２ ｎ＋拡散領域 Ｃ キャパシタンス Ｄ ダイオード Ｇ ドライバ回路 Ｉ 電流 Ｊ 接合 Ｎ ＮＭＯＳ Ｐ ＰＭＯＳ ＰＡＤ パッド Ｒ 抵抗 Ｔ バイポーラトランジスタ Ｖ 電圧
Claims (2)
- 【請求項１】 集積回路構造において、 ある電圧を受けるための第１の接点パッドを含む複数の
接点パッドを備え、上記第１の接点パッドは、より正の
電源ラインとより負の電源ラインとの間と、内部コア回
路とに機能的に接続され、 上記第１の接点パッドと上記より負の電源ラインとの間
に作動的に接続されている過電圧保護回路を更に備え、 上記過電圧保護回路は、 上記接点パッドと上記より負の電源ラインとの間に直列
に接続されている第１及び第２のＮＭＯＳデバイスと、 上記第１のＮＭＯＳデバイスの制御端子に作動的に接続
されている第１のバイアス回路と、 上記第２のＮＭＯＳデバイスの制御端子に作動的に接続
されている第２のバイアス回路と、を含み、 上記第１及び第２のバイアス回路は、上記より正の電源
ラインと上記より負の電源ラインとの間に接続されてお
り、 上記第１及び第２のＮＭＯＳデバイスは何れも、上記第
１の接点パッド上に通常存在する電圧には単独では確実
に耐えることができないそれぞれのゲート誘電体を含ん
でいることを特徴とする集積回路構造。 - 【請求項２】 集積回路をＥＳＤから保護する方法にお
いて、 （ａ）第１の接点パッドにおいて第１の電圧を受けるス
テップと、 （ｂ）上記第１の接点パッドとより負の電源ラインとの
間に第１及び第２のＮＭＯＳデバイスをカスコード構成
で設けるステップと、 （ｃ）上記第１の接点パッドとより正の電源ラインとの
間に整流素子を設けるステップと、 （ｄ）上記整流素子が電流を流した時にキャパシタが充
電され、第１及び第２のバイアス用回路をターンオンさ
せて上記制御端子における上記電圧を上記ＮＭＯＳデバ
イスしきい値電圧よりも大きく上昇させるように、上記
第１及び第２のＮＭＯＳデバイスの制御端子における電
圧をそれぞれ上記第１及び第２のバイアス用回路によっ
てバイアスするステップと、を備えていることを特徴と
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5727397P | 1997-08-29 | 1997-08-29 | |
| US60/057273 | 1997-08-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135723A true JPH11135723A (ja) | 1999-05-21 |
Family
ID=22009586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10242822A Pending JPH11135723A (ja) | 1997-08-29 | 1998-08-28 | 混合電圧チップ用カスコード接続ｍｏｓ ｅｓｄ保護回路 |
Country Status (2)
| Country | Link |
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| US (1) | US5930094A (ja) |
| JP (1) | JPH11135723A (ja) |
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-
1998
- 1998-08-26 US US09/140,051 patent/US5930094A/en not_active Expired - Lifetime
- 1998-08-28 JP JP10242822A patent/JPH11135723A/ja active Pending
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