JP2016063031A - 静電気保護回路および集積回路 - Google Patents
静電気保護回路および集積回路 Download PDFInfo
- Publication number
- JP2016063031A JP2016063031A JP2014188813A JP2014188813A JP2016063031A JP 2016063031 A JP2016063031 A JP 2016063031A JP 2014188813 A JP2014188813 A JP 2014188813A JP 2014188813 A JP2014188813 A JP 2014188813A JP 2016063031 A JP2016063031 A JP 2016063031A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- mos transistor
- power supply
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
図1は、開示の技術の実施形態に係る集積回路60の構成を示す図である。集積回路60は、静電気保護回路10と、静電気保護回路10によってESDサージから保護される被保護回路50と、を含み、例えば、半導体チップ上に形成されている。
図5は、開示の技術の第2の実施形態に係る静電気保護回路10Aの構成を示す図である。図5において、第1の実施形態に係る静電気保護回路10(図3参照)の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図5において、被保護回路50(図1参照)の図示は省略されている。
図11は、開示の技術の第3の実施形態に係る静電気保護回路10Bの構成を示す図である。図11において、第1の実施形態に係る静電気保護回路10(図3参照)の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図11において、被保護回路50(図1参照)の図示は省略されている。第3の実施形態に係る静電気保護回路10Bは、電源ラインVDEとN−MOSトランジスタ21および22との間に、P−MOSトランジスタ24を更に含む点が、第1の実施形態に係る静電気保護回路10と異なる。すなわち、P−MOSトランジスタ24のソースは電源ラインVDEに接続され、ドレインおよびゲートはN−MOSトランジスタ21のドレインおよびN−MOSトランジスタ22のソースに接続されている。
図15は、開示の技術の第4の実施形態に係る静電気保護回路10Cの構成を示す図である。図15において、第2の実施形態に係る静電気保護回路10A(図5参照)の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。また、図15において、被保護回路50(図1参照)の図示は省略されている。第4の実施形態に係る静電気保護回路10Cは、電源ラインVDEとN−MOSトランジスタ21および22との間に、P−MOSトランジスタ24を更に含む点が、第2の実施形態に係る静電気保護回路10Aと異なる。すなわち、P−MOSトランジスタ24のソースは電源ラインVDEに接続され、ドレインおよびゲートはN−MOSトランジスタ21のドレインおよびN−MOSトランジスタ22のソースに接続されている。
外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続された第3のトランジスタと、
前記電源ラインと前記第1のトランジスタのゲートとの間に前記第3のトランジスタと逆向きに接続された第4のトランジスタと、
を含む静電気保護回路。
前記第3のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第1のトランジスタのゲートに与え、
前記第4のトランジスタは、オン状態となることにより、前記第1のトランジスタのゲートから前記電源ラインに電荷を引き抜く
付記1に記載の静電気保護回路。
前記第4のトランジスタは、前記第1のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
付記1または付記2に記載の静電気保護回路。
入力端子が前記電源ラインに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を出力端子から出力するバッファ回路を更に含み、
前記第4のトランジスタは、前記バッファ回路の出力電圧に応じてオン状態となる
付記1または付記2に記載の静電気保護回路。
前記電源ラインと前記第3のトランジスタおよび前記第4のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第3のトランジスタとともにオン状態となり前記第3のトランジスタを介して前記電源ラインの電圧を前記第1のトランジスタのゲートに与えるトランジスタであって、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第5のトランジスタを更に含む
付記1から付記4のいずれか1つに記載の静電気保護回路。
前記第3のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記電源ラインに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインおよびゲートと、を有するN−MOSトランジスタである
付記3に記載の静電気保護回路。
前記第3のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記電源ラインに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するN−MOSトランジスタである
付記4に記載の静電気保護回路。
前記電源ラインに接続されたソースと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたドレインおよびゲートと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、を有するP−MOSトランジスタである第5のトランジスタを更に含み、
前記第3のトランジスタは、前記電源ラインに接続されたゲートと、前記第5のトランジスタのドレインおよびゲートに接続されたドレインと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記第5のトランジスタのドレインおよびゲートに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインおよびゲートと、を有するN−MOSトランジスタである
付記3に記載の静電気保護回路。
前記電源ラインに接続されたソースと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたドレインおよびゲートと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、有するP−MOSトランジスタである第5のトランジスタを更に含み、
前記第3のトランジスタは、前記電源ラインに接続されたゲートと、前記第5のトランジスタのドレインおよびゲートに接続されたドレインと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記第5のトランジスタのドレインおよびゲートに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するN−MOSトランジスタである
付記4に記載の静電気保護回路。
前記寄生ダイオードの前記アノードは前記第5のトランジスタのドレイン領域を含んで構成され、前記寄生ダイオードの前記カソードは前記第5のトランジスタのウェル領域を含んで構成されている
付記8または付記9に記載の静電気保護回路。
前記バッファ回路の電源端子は、前記第1のトランジスタのゲートに接続されている
付記4に記載の静電気保護回路。
静電気保護回路と、前記静電気保護回路によって外部端子に印加される静電気から保護される被保護回路と、を含む集積回路であって、
前記静電気保護回路は、
前記外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続された第3のトランジスタと、
前記電源ラインと前記第1のトランジスタのゲートとの間に前記第3のトランジスタと逆向きに接続された第4のトランジスタと、
を含む集積回路。
前記第3のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第1のトランジスタのゲートに与え、
前記第4のトランジスタは、オン状態となることにより、前記第1のトランジスタのゲートから前記電源ラインに電荷を引き抜く
付記12に記載の集積回路。
前記第4のトランジスタは、前記第1のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
付記12または付記13に記載の集積回路。
入力端子が前記電源ラインに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を出力端子から出力するバッファ回路を更に含み、
前記第4のトランジスタは、前記バッファ回路の出力電圧に応じてオン状態となる
付記12または付記13に記載の集積回路。
前記電源ラインと前記第3のトランジスタおよび前記第4のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第3のトランジスタとともにオン状態となり前記第3のトランジスタを介して前記電源ラインの電圧を前記第1のトランジスタのゲートに与えるトランジスタであって、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第5のトランジスタを更に含む
付記12から付記15のいずれか1つに記載の集積回路。
前記第3のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記電源ラインに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインおよびゲートと、を有するN−MOSトランジスタである
付記14に記載の集積回路。
前記第3のトランジスタは、前記電源ラインに接続されたドレインおよびゲートと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記電源ラインに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するN−MOSトランジスタである
付記15に記載の集積回路。
前記電源ラインに接続されたソースと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたドレインおよびゲートと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、を有するP−MOSトランジスタである第5のトランジスタを更に含み、
前記第3のトランジスタは、前記電源ラインに接続されたゲートと、前記第5のトランジスタのドレインおよびゲートに接続されたドレインと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記第5のトランジスタ24のドレインおよびゲートに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインおよびゲートと、を有するN−MOSトランジスタである
付記14に記載の集積回路。
前記電源ラインに接続されたソースと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたドレインおよびゲートと、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードおよび前記電源ラインに接続されたカソードを含む寄生ダイオードと、有するP−MOSトランジスタである第5のトランジスタを更に含み、
前記第3のトランジスタは、前記電源ラインに接続されたゲートと、前記第5のトランジスタのドレインおよびゲートに接続されたドレインと、前記第1のトランジスタのゲートに接続されたソースと、を有するN−MOSトランジスタであり、
前記第4のトランジスタは、前記第5のトランジスタのドレインおよびゲートに接続されたソースと、前記第1のトランジスタのゲートに接続されたドレインと、前記バッファ回路の出力端子に接続されたゲートと、を有するN−MOSトランジスタである
付記15に記載の集積回路。
前記寄生ダイオードの前記アノードは前記第5のトランジスタのドレイン領域を含んで構成され、前記寄生ダイオードの前記カソードは前記第5のトランジスタのウェル領域を含んで構成されている
付記19または付記20に記載の集積回路。
前記バッファ回路の電源端子は、前記第1のトランジスタのゲートに接続されている
付記15に記載の集積回路。
11、12、21、22 N−MOSトランジスタ
13 外部入力端子
23 バッファ回路
24 P−MOSトランジスタ
26 nウェル領域
50 被保護回路
60 集積回路
VDE 電源ライン
VSS 基準電圧ライン
Claims (6)
- 外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続された第3のトランジスタと、
前記電源ラインと前記第1のトランジスタのゲートとの間に前記第3のトランジスタと逆向きに接続された第4のトランジスタと、
を含む静電気保護回路。 - 前記第3のトランジスタは、前記電源ラインに所定の電圧が供給されている場合にオン状態となり前記電源ラインの電圧を前記第1のトランジスタのゲートに与え、
前記第4のトランジスタは、オン状態となることにより、前記第1のトランジスタのゲートから前記電源ラインに電荷を引き抜く、
請求項1に記載の静電気保護回路。 - 前記第4のトランジスタは、前記第1のトランジスタのゲート電圧が前記電源ラインの電圧よりも高い場合にオン状態となる
請求項1または請求項2に記載の静電気保護回路。 - 入力端子が前記電源ラインに接続され、前記電源ラインに所定の電圧が供給されている場合に、電源端子に供給された電圧に相当する出力電圧を出力端子から出力するバッファ回路を更に含み、
前記第4のトランジスタは、前記バッファ回路の出力電圧に応じてオン状態となる
請求項1または請求項2に記載の静電気保護回路。 - 前記電源ラインと前記第3のトランジスタおよび前記第4のトランジスタとの間に接続され、前記電源ラインに所定の電圧が供給されている場合に前記第3のトランジスタとともにオン状態となり前記第3のトランジスタを介して前記電源ラインの電圧を前記第1のトランジスタのゲートに与えるトランジスタであって、前記第3のトランジスタおよび前記第4のトランジスタに接続されたアノードと前記電源ラインに接続されたカソードとを含む寄生ダイオードを有する第5のトランジスタを更に含む
請求項1から請求項4のいずれか1つに記載の静電気保護回路。 - 静電気保護回路と、前記静電気保護回路によって外部端子に印加される静電気から保護される被保護回路と、を含む集積回路であって、
前記静電気保護回路は、
前記外部端子に接続された第1のトランジスタと、
前記第1のトランジスタに直列接続され且つ常時オフ状態とされる第2のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に接続された第3のトランジスタと、
電源ラインと前記第1のトランジスタのゲートとの間に前記第3のトランジスタと逆向きに接続された第4のトランジスタと、
を含む集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014188813A JP6384223B2 (ja) | 2014-09-17 | 2014-09-17 | 静電気保護回路および集積回路 |
US14/837,927 US9979185B2 (en) | 2014-09-17 | 2015-08-27 | Electrostatic protection circuit and integrated circuit |
US15/960,134 US10333295B2 (en) | 2014-09-17 | 2018-04-23 | Electrostatic protection circuit and integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014188813A JP6384223B2 (ja) | 2014-09-17 | 2014-09-17 | 静電気保護回路および集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016063031A true JP2016063031A (ja) | 2016-04-25 |
JP6384223B2 JP6384223B2 (ja) | 2018-09-05 |
Family
ID=55455508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014188813A Active JP6384223B2 (ja) | 2014-09-17 | 2014-09-17 | 静電気保護回路および集積回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9979185B2 (ja) |
JP (1) | JP6384223B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10332871B2 (en) * | 2016-03-18 | 2019-06-25 | Intel IP Corporation | Area-efficient and robust electrostatic discharge circuit |
US10886729B2 (en) * | 2017-06-01 | 2021-01-05 | Richwave Technology Corp. | Electrostatic discharge protection device for high supply voltage operations |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0319357A (ja) * | 1989-06-16 | 1991-01-28 | Nec Corp | 基板電位発生回路 |
JPH11135723A (ja) * | 1997-08-29 | 1999-05-21 | Texas Instr Inc <Ti> | 混合電圧チップ用カスコード接続mos esd保護回路 |
JP2002141467A (ja) * | 2000-10-30 | 2002-05-17 | Oki Electric Ind Co Ltd | 半導体装置 |
US6633468B1 (en) * | 1999-08-20 | 2003-10-14 | Texas Instruments Incorporated | High voltage protection circuit for improved oxide reliability |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08274184A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Microelectron Corp | 半導体集積回路の保護回路装置 |
JP3926975B2 (ja) | 1999-09-22 | 2007-06-06 | 株式会社東芝 | スタック型mosトランジスタ保護回路 |
US6618230B2 (en) * | 2001-07-23 | 2003-09-09 | Macronix International Co., Ltd. | Electrostatic discharge cell of integrated circuit |
US6906387B1 (en) * | 2003-10-15 | 2005-06-14 | Altera Corporation | Method for implementing electro-static discharge protection in silicon-on-insulator devices |
JP2007214420A (ja) | 2006-02-10 | 2007-08-23 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
US8760827B2 (en) * | 2009-04-15 | 2014-06-24 | International Business Machines Corporation | Robust ESD protection circuit, method and design structure for tolerant and failsafe designs |
EP2787641B1 (en) * | 2013-04-05 | 2018-08-29 | Nexperia B.V. | Cascoded semiconductor devices |
-
2014
- 2014-09-17 JP JP2014188813A patent/JP6384223B2/ja active Active
-
2015
- 2015-08-27 US US14/837,927 patent/US9979185B2/en active Active
-
2018
- 2018-04-23 US US15/960,134 patent/US10333295B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0319357A (ja) * | 1989-06-16 | 1991-01-28 | Nec Corp | 基板電位発生回路 |
JPH11135723A (ja) * | 1997-08-29 | 1999-05-21 | Texas Instr Inc <Ti> | 混合電圧チップ用カスコード接続mos esd保護回路 |
US6633468B1 (en) * | 1999-08-20 | 2003-10-14 | Texas Instruments Incorporated | High voltage protection circuit for improved oxide reliability |
JP2002141467A (ja) * | 2000-10-30 | 2002-05-17 | Oki Electric Ind Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20160079225A1 (en) | 2016-03-17 |
US10333295B2 (en) | 2019-06-25 |
JP6384223B2 (ja) | 2018-09-05 |
US9979185B2 (en) | 2018-05-22 |
US20180241205A1 (en) | 2018-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9337651B2 (en) | Electrostatic discharge protection circuit | |
US7755870B2 (en) | Semiconductor integrated circuit device | |
US7394631B2 (en) | Electrostatic protection circuit | |
JP4504850B2 (ja) | 半導体集積回路装置 | |
US9985433B2 (en) | Output circuit | |
US20130050885A1 (en) | Esd protection techniques | |
JP5540801B2 (ja) | Esd保護回路及び半導体装置 | |
JP2018064082A (ja) | 静電放電回路 | |
US9437591B1 (en) | Cross-domain electrostatic discharge protection device | |
JP2015180050A (ja) | 半導体集積回路装置及びそれを用いた電子機器 | |
JP6398696B2 (ja) | 静電気保護回路及び半導体集積回路装置 | |
US20140168831A1 (en) | Esd protection circuit | |
JP2007214420A (ja) | 半導体集積回路 | |
JP6384223B2 (ja) | 静電気保護回路および集積回路 | |
JP6405986B2 (ja) | 静電気保護回路及び半導体集積回路装置 | |
JP4763324B2 (ja) | 静電保護回路及び該静電保護回路を含む半導体装置 | |
JP2016035958A (ja) | 保護素子、保護回路及び半導体集積回路 | |
JPWO2015114923A1 (ja) | 半導体集積回路装置 | |
US10396068B2 (en) | Electrostatic discharge protection device | |
JP2013131771A (ja) | 半導体集積回路 | |
JP2021022687A (ja) | 静電気保護回路 | |
JP2021022666A (ja) | 静電気保護回路 | |
JP2009283630A (ja) | ノイズ低減回路 | |
JP2011222549A (ja) | 静電気保護回路及び集積回路 | |
JP2014053497A (ja) | Esd保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180417 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180418 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180524 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180606 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180710 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180723 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6384223 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |