JP2016035958A - 保護素子、保護回路及び半導体集積回路 - Google Patents

保護素子、保護回路及び半導体集積回路 Download PDF

Info

Publication number
JP2016035958A
JP2016035958A JP2014157827A JP2014157827A JP2016035958A JP 2016035958 A JP2016035958 A JP 2016035958A JP 2014157827 A JP2014157827 A JP 2014157827A JP 2014157827 A JP2014157827 A JP 2014157827A JP 2016035958 A JP2016035958 A JP 2016035958A
Authority
JP
Japan
Prior art keywords
mos transistor
potential
clamp mos
ground wiring
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014157827A
Other languages
English (en)
Inventor
克彦 深作
Katsuhiko Fukasaku
克彦 深作
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2014157827A priority Critical patent/JP2016035958A/ja
Priority to US15/328,969 priority patent/US9991253B2/en
Priority to PCT/JP2015/069658 priority patent/WO2016017386A1/ja
Publication of JP2016035958A publication Critical patent/JP2016035958A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能な保護素子を提供する。
【解決手段】ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、を備える、保護素子が提供される。かかる保護素子は、クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位をグランド配線の電位より上昇させることで、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能となる。
【選択図】図１

Description

本開示は、保護素子、保護回路及び半導体集積回路に関する。
半導体集積回路には、内部回路の静電破壊を防止するために、一般的にＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電気放電）保護回路が設けられる。そして、ＥＳＤ保護回路としては、一般に、ＲＣトリガー型のパワークランプＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が用いられる（例えば、特許文献１参照）。また、ＣＭＯＳインバータの出力信号をクランプＭＯＳトランジスタのゲートだけでなく、ウェル（ボディ）にも供給する構造のＥＳＤ保護回路も提案されている（例えば、特許文献２参照）。
特開２００４−１４９２９号公報 特開２００６−１２１００７号公報
ＥＳＤ保護回路の放電能力を高めるには、パワークランプＭＯＳトランジスタの駆動電流を高める必要がある。しかし、駆動電流を高めるにはＭＯＳのサイズを変える必要があり、ゲート長の微細化やＷサイズの増加などによって駆動電流を高めることが出来る。しかし、ゲート長の微細化やＷサイズの増加は、ＥＳＤ動作時以外の通常動作時のオフリークの要因となる。オフリークは消費電流の増大に繋がるために、パワークランプＭＯＳトランジスタの駆動電流の増加とオフリークの発生とはトレードオフ関係にあった。
そこで本開示では、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能な、新規かつ改良された保護素子、保護回路及び半導体集積回路を提案する。
本開示によれば、ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、を備える、保護素子が提供される。
また本開示によれば、ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、を備える、保護回路が提供される。
また本開示によれば、ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、前記電源配線と前記グランド配線との間に接続される内部回路と、を備える、半導体集積回路が提供される。
以上説明したように本開示によれば、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能な、新規かつ改良された保護素子、保護回路及び半導体集積回路を提供することが出来る。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係るＥＳＤ保護回路１００の回路構成例を示す説明図である。 図１に示したＥＳＤ保護回路１００を断面図で示す説明図である。 図１に示したＥＳＤ保護回路１００を平面図で示す説明図である。 図１で示したＥＳＤ保護回路１００にＥＳＤが発生した場合の各接続点の電位レベルの様子を示す説明図である。 本開示の一実施形態の変形例を示す説明図である。 本開示の一実施形態の変形例を示す説明図である。 本開示の一実施形態の変形例を示す説明図である。 図７に示したＥＳＤ保護回路１００の平面図である。 従来のＲＣトリガー型のパワークランプＭＯＳ回路を用いるＥＳＤ保護回路の一例を示す説明図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．本開示の一実施形態
１．１．概要
１．２．回路構成例
１．３．動作例
１．４．変形例
２．まとめ
＜１．本開示の一実施形態＞
［１．１．概要］
本開示の一実施形態について説明する前に、本開示の一実施形態の概要について説明する。
上述したように、半導体集積回路には、内部回路の静電破壊を防止するために、一般的にＥＳＤ保護回路が設けられる。そして、ＥＳＤ保護回路としては、一般に、ＲＣトリガー型のパワークランプＭＯＳ回路が用いられる。また、ＣＭＯＳインバータの出力信号をクランプＭＯＳトランジスタのゲートだけでなく、ウェル（ボディ）にも供給する構造のＥＳＤ保護回路も提案されている。
従来のＲＣトリガー型のパワークランプＭＯＳ回路を用いるＥＳＤ保護回路は、電源配線及びグランド配線間に設けられた抵抗素子及び容量素子のＲＣ直列回路と、入力端が抵抗素子及び容量素子間の接続点に接続されたＣＭＯＳインバータとを備える。さらに、ＥＳＤ保護回路は、キャリアの導電型がＮ型（Ｎチャネル）のＭＯＳＦＥＴで構成されたクランプＭＯＳトランジスタを備える。クランプＭＯＳトランジスタのゲートはＣＭＯＳインバータの出力端に接続され、クランプＭＯＳトランジスタのドレイン及びソースはそれぞれ電源配線及びグランド配線に接続される。
図９は、従来のＲＣトリガー型のパワークランプＭＯＳ回路を用いるＥＳＤ保護回路の一例を示す説明図である。図９に示したＥＳＤ保護回路１０は、内部回路２０をＥＳＤのサージから保護するための回路であり、電源配線１と、グランド配線２との間に、抵抗素子１１と、容量素子１２と、ＣＭＯＳインバータ１３と、クランプＭＯＳトランジスタ１４と、を有する。電源配線１には電源電圧Ｖｄｄが供給され、グランド配線２はグランド端子に接続されグランド電位Ｖｓｓとなっている。
抵抗素子１１は、例えば、ポリシリコン等の材料で形成された抵抗素子や、ＭＯＳＦＥＴ（抵抗変化デバイス）などで構成することができる。本実施形態では、抵抗素子１１は、例えばポリシリコンで形成された抵抗素子、すなわち、ＥＳＤの発生の有無に関係なく抵抗値が一定の抵抗素子で構成される。なお、ポリシリコンで形成された抵抗素子としては、例えば、ポリシリコンで形成された、ＭＯＳＦＥＴのゲート電極を用いてもよい。
容量素子１２は、バイアス依存性の小さい容量素子で構成される。例えば、容量素子１２を、ＭＯＳトランジスタ（例えばアキュムレーション型のＭＯＳトランジスタ）のゲート絶縁膜をキャパシタとして用いた容量素子や、配線層間の絶縁膜をキャパシタとして用いた容量素子などで構成することができる。
抵抗素子１１の抵抗値や、容量素子１２の容量値は、ＥＳＤ保護回路１０の用途や想定される放電現象等を考慮して、抵抗素子１１と、容量素子１２とからなるＲＣ直列回路の時定数が所望の値になるように、適宜設定され得る。一例を挙げれば、抵抗素子１１の抵抗値は、例えば約１０００Ω〜１０ＭΩの範囲で適宜設定され得る。また、容量素子１２の容量値は、例えば約１ｐＦ〜１０ｐＦの範囲で適宜設定され得る。もちろん抵抗素子１１の抵抗値や、容量素子１２の容量値は、ここに挙げた値の範囲に限定されるものではない。
ＣＭＯＳインバータ１３は、抵抗素子１１と容量素子１２との間の接続点の電位（電圧信号）を反転する。そしてＣＭＯＳインバータ１３は、反転した電位をクランプＭＯＳトランジスタ１４のゲートに印加する。
クランプＭＯＳトランジスタ１４は、ＮチャネルのＭＯＳＦＥＴで構成される。クランプＭＯＳトランジスタ１４は、電源配線１にドレインが、グランド配線２にソースが、ＣＭＯＳインバータ１３の出力にゲートが、それぞれ接続されている。またクランプＭＯＳトランジスタ１４は、ドレインとウェルとが接続されている。
クランプＭＯＳトランジスタ１４の開閉制御（オンオフ制御）は、ＣＭＯＳインバータ１３の出力信号（出力電圧）により行われる。そして、クランプＭＯＳトランジスタ１４のドレインからソースにＥＳＤサージ電流が流れる期間（クランプＭＯＳトランジスタ１４の開放時間）は、抵抗素子１１と、容量素子１２とからなるＲＣ直列回路の時定数で決定される。例えば抵抗素子１１の抵抗値を１０ＭΩとし、容量素子１２の容量値を１０ｐＦとした場合には、ＲＣ直列回路の時定数Ｔは、Ｔ＝Ｒ×Ｃ＝１０ＭΩ×１０ｐＦ＝１μｓｅｃとなり、クランプＭＯＳトランジスタ１４の開放時間は約１μｓｅｃとなる。
ＥＳＤサージ（高電圧パルス）がＥＳＤ保護回路１０に印加されると、抵抗素子１１及び容量素子１２で構成されるＲＣ直列回路に貫通電流が流れ、ＣＭＯＳインバータ１３の入力端の電圧レベルがＨｉｇｈレベルからＬｏｗレベルに変化する。ＣＭＯＳインバータ１３の入力端の電圧レベルがＨｉｇｈレベルからＬｏｗレベルに変化することで、クランプＭＯＳトランジスタ１４のゲートに、ＣＭＯＳインバータ１３からのＨｉｇｈレベルの信号（電圧）が印加される。
クランプＭＯＳトランジスタ１４のゲートにＨｉｇｈレベルの信号（電圧）が印加されると、クランプＭＯＳトランジスタ１４が導通状態となり、クランプＭＯＳトランジスタ１４のドレイン−ソース間のチャネルにＥＳＤサージ電流が流れる。このようにクランプＭＯＳトランジスタ１４のドレイン−ソース間のチャネルにＥＳＤサージ電流が流れることで、図９に示したＥＳＤ保護回路１０は、内部回路２０をＥＳＤのサージから保護することができる。
ＥＳＤ保護回路の放電能力を高めるには、パワークランプＭＯＳトランジスタの駆動電流を高める必要がある。しかし上述したように、駆動電流を高めるにはＭＯＳのサイズを変える必要があり、ゲート長の微細化やＷサイズの増加などによって駆動電流を高めることが出来る。
しかし、ゲート長の微細化やＷサイズの増加は、ＥＳＤ動作時以外の通常動作時のオフリーク（スタンバイリーク）の要因となる。オフリークは消費電流の増大に繋がるために、パワークランプＭＯＳトランジスタの駆動電流の増加とオフリークの発生とはトレードオフ関係にあった。
そこで、本件開示者は、パワークランプＭＯＳトランジスタの駆動電流を確保しつつも、スタンバイリークを抑えることが可能な保護素子について検討した。そして本件開示者は、以下で説明するような、パワークランプＭＯＳトランジスタの駆動電流を確保しつつも、スタンバイリークを抑えることが可能な保護素子を考案するに至った。
［１．２．回路構成例］
続いて、本開示の一実施形態に係る保護素子を備えたＥＳＤ保護回路の回路構成例について説明する。図１は、本開示の一実施形態に係るＥＳＤ保護回路１００の回路構成例を示す説明図である。以下、図１を用いて本開示の一実施形態に係るＥＳＤ保護回路１００の回路構成例について説明する。
図１に示したＥＳＤ保護回路１００は、内部回路１２０をＥＳＤのサージから保護するための回路であり、電源配線１と、グランド配線２との間に、抵抗素子１０１と、容量素子１０２と、ＣＭＯＳインバータ１０３と、クランプＭＯＳトランジスタ１０４と、ダイオード１０５と、を有する。電源配線１には電源電圧Ｖｄｄが供給され、グランド配線２はグランド端子に接続されグランド電位となっている。
クランプＭＯＳトランジスタ１０４及びダイオード１０５が、本開示の保護素子の一例に相当する。またダイオード１０５は、本開示の電位上昇回路の一例に相当する。
抵抗素子１０１は、図９の抵抗素子１１と同様に、例えば、ポリシリコン等の材料で形成された抵抗素子や、ＭＯＳＦＥＴ（抵抗変化デバイス）などで構成することができる。本実施形態では、抵抗素子１０１は、例えばポリシリコンで形成された抵抗素子、すなわち、ＥＳＤの発生の有無に関係なく抵抗値が一定の抵抗素子で構成される。なお、ポリシリコンで形成された抵抗素子としては、例えば、ポリシリコンで形成された、ＭＯＳＦＥＴのゲート電極を用いてもよい。
容量素子１０２は、図９の容量素子１０２と同様に、バイアス依存性の小さい容量素子で構成される。例えば、容量素子１０２を、ＭＯＳトランジスタ（例えばアキュムレーション型のＭＯＳトランジスタ）のゲート絶縁膜をキャパシタとして用いた容量素子や、配線層間の絶縁膜をキャパシタとして用いた容量素子などで構成することができる。
抵抗素子１０１の抵抗値や、容量素子１０２の容量値は、ＥＳＤ保護回路１００の用途や想定される放電現象等を考慮して、抵抗素子１０１と、容量素子１０２とからなる直列回路の時定数が所望の値になるように、適宜設定され得る。
一例を挙げれば、抵抗素子１０１の抵抗値は、例えば約１０００Ω〜１０ＭΩの範囲で適宜設定され得る。また、容量素子１０２の容量値は、例えば約１ｐＦ〜１０ｐＦの範囲で適宜設定され得る。もちろん抵抗素子１０１の抵抗値や、容量素子１０２の容量値は、ここに挙げた値の範囲に限定されるものではない。
ＣＭＯＳインバータ１０３は、抵抗素子１０１と容量素子１０２との間の接続点の電位（電圧信号）を反転する。そしてＣＭＯＳインバータ１０３は、反転した電位をクランプＭＯＳトランジスタ１０４のゲートに印加する。
クランプＭＯＳトランジスタ１０４は、ＮチャネルのＭＯＳＦＥＴで構成される。クランプＭＯＳトランジスタ１０４は、電源配線１にドレインが、ダイオード１０５のアノード側にソースが、ＣＭＯＳインバータ１０３の出力にゲートが、それぞれ接続されている。またクランプＭＯＳトランジスタ１０４は、ゲートとウェルとが接続されている。ゲートとウェルとが接続されていることで、クランプＭＯＳトランジスタ１０４は、ＥＳＤが発生した際の放電耐性が高められる。
図１に示したＥＳＤ保護回路１００は、図９に示したＥＳＤ保護回路１０に加え、クランプＭＯＳトランジスタ１０４のソース側と、グランド配線２との間にダイオード１０５が接続されている。ダイオード１０５は、クランプＭＯＳトランジスタ１０４からグランド配線２へ電流が流れる方向に対して順方向となるように設けられている。
図１に示したＥＳＤ保護回路１００に設けられるダイオード１０５は、クランプＭＯＳトランジスタ１０４のソース側の電位を、グランド配線２の電位（グランド電位）から所定量上昇させるために設けられている。図１に示したＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソース側の電位がダイオード１０５によってグランド電位より上昇させられることで、等価的に基板側の電位を下げられる。基板側の電位を下げられることで、図１に示したＥＳＤ保護回路１００は、オフリーク電流を減少させることができる。
なお後述するように、ダイオード１０５は、クランプＭＯＳトランジスタ１０４と同一のチップ上に形成されてもよく、クランプＭＯＳトランジスタ１０４と異なるチップ上に形成されても良い。またダイオード１０５は、クランプＭＯＳトランジスタ１０４と同一のチップ上に形成される場合、容量素子１０２の寄生ダイオードとして形成してもよい。
図２は、図１に示したＥＳＤ保護回路１００を断面図で示す説明図である。また図３は、図１に示したＥＳＤ保護回路１００を平面図で示す説明図である。なお図２に示した図では、ＣＭＯＳインバータ１０３を省略して図示している。
抵抗素子１０１は、例えばポリシリコン等の導電性材料で形成される。また容量素子１０２は、基板の所定領域に形成されたウェル（拡散層）１２１と、ウェル１２１の上部に形成されるゲート酸化膜１２２と、で形成される。ウェル１２１は、キャリアの導電型がＮ型の不純物層で構成される。抵抗素子１０１と容量素子１０２との接続点はＣＭＯＳインバータ１０３と接続される。また容量素子１０２のウェルはグランド配線２に接続される。
クランプＭＯＳトランジスタ１０４は、基板の所定領域に形成されたウェル（拡散層）１３１と、ウェル１３１の一方の表面に埋め込むようにして設けられたドレイン１３２及びソース１３３と、を備える。ウェル１３１は、キャリアの導電型がＰ型の不純物層で構成され、ドレイン１３２及びソース１３３はともに、キャリアの導電型がＮ型の不純物層で構成される。
クランプＭＯＳトランジスタ１０４は、ウェル１３１のドレイン１３２及びソース１３３間の領域の表面上に形成されたゲート１３４を備える。なお、ゲート１３４は、例えばポリシリコン等の導電性材料で形成され得る。そしてゲート１３４は、クランプＭＯＳトランジスタ１０４のウェル端子１３５と接続されている。
ダイオード１０５は、基板の所定領域に形成されたウェル１４１と、ウェル１４１の一方の表面に埋め込むようにして設けられたカソード１４２及びアノード１４３と、を備える。
本開示の一実施形態に係るＥＳＤ保護回路１００は、図１に示したような回路構成を有することで、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能となる。
以上、図１を用いて本開示の一実施形態に係るＥＳＤ保護回路１００の回路構成例について説明した。続いて、本開示の一実施形態に係るＥＳＤ保護回路１００の動作例について説明する。
［１．３．動作例］
ＥＳＤ保護回路１００がスタンバイ状態にある場合、すなわち、ＥＳＤが発生していない状態では、ＣＭＯＳインバータ１０３の出力はＬｏｗレベルである。従って、クランプＭＯＳトランジスタ１０４のゲート及びウェルにはともにＬｏｗレベルの電圧信号が入力される。従って、クランプＭＯＳトランジスタ１０４のドレイン−ソース間のチャネルが閉じた状態（ＯＦＦ状態）となる。
クランプＭＯＳトランジスタ１０４がＯＦＦ状態になっている場合、クランプＭＯＳトランジスタ１０４にはオフリーク電流のみが流れる。クランプＭＯＳトランジスタ１０４がＯＦＦ状態になっている場合、クランプＭＯＳトランジスタ１０４のソースとグランド配線２との間にダイオード１０５が設けられていることで、クランプＭＯＳトランジスタ１０４のソース側の電位は、ダイオード１０５の内蔵電位Ｖｂｉ分高くなる。
クランプＭＯＳトランジスタ１０４のソース側の電位が高くなることによる効果は、基板電位を引く効果と同様で、クランプＭＯＳトランジスタ１０４の閾電圧Ｖｔｈが高くなる。従って、クランプＭＯＳトランジスタ１０４のソース側にダイオード１０５が設けられることで、クランプＭＯＳトランジスタ１０４がＯＦＦ状態の際にクランプＭＯＳトランジスタ１０４に流れるオフリーク電流の量を低減させることが出来る。
従って、本開示の一実施形態に係るＥＳＤ保護回路１００は、オフリークによる電流増加を抑えつつ、ＥＳＤサージ電流が内部回路１２０に流れ込むのを防ぐ効果が得られる。本開示の一実施形態に係るＥＳＤ保護回路１００にＥＳＤが発生した場合の動作について具体的に説明する。
図４は、図１で示した本開示の一実施形態に係るＥＳＤ保護回路１００にＥＳＤが発生した場合の動作、すなわち各接続点の電位レベルの様子を示す説明図である。ＥＳＤ保護回路１００にＥＳＤが発生すると、瞬間的に抵抗素子１０１及び容量素子１０２からなるＲＣ直列回路に貫通電流（過渡電流）が流れる。
ＲＣ直列回路に貫通電流が流れると、抵抗素子１０１と容量素子１０２との接続点の電位がグランド電位に近づく。すなわち、抵抗素子１０１と容量素子１０２との接続点の電位がＨｉｇｈレベルからＬｏｗレベルに変化する。
抵抗素子１０１と容量素子１０２との接続点の電位がＨｉｇｈレベルからＬｏｗレベルに変化すると、ＣＭＯＳインバータ１０３でＬｏｗレベルの電位がＨｉｇｈレベルの電位に変換されて出力される。
そしてＣＭＯＳインバータ１０３からクランプＭＯＳトランジスタ１０４のゲートにＨｉｇｈレベルの電位が出力されることで、クランプＭＯＳトランジスタ１０４のドレイン−ソース間のチャネルが開いた状態（ＯＮ状態）となる。
クランプＭＯＳトランジスタ１０４がＯＮ状態になることで、電源配線１からクランプＭＯＳトランジスタ１０４を介してグランド配線２にＥＳＤサージ電流Ｉ＿ｅｓｄが流れる。
電源配線１からクランプＭＯＳトランジスタ１０４を介してグランド配線２にＥＳＤサージ電流Ｉ＿ｅｓｄが流れた後、抵抗素子１０１及び容量素子１０２で構成されたＲＣ直列回路の時定数に対応する期間、ＥＳＤサージ電流Ｉ＿ｅｓｄがクランプＭＯＳトランジスタ１０４に流れる。
従って本実施形態にかかるＥＳＤ保護回路１００は、このようにＥＳＤサージ電流Ｉ＿ｅｓｄをクランプＭＯＳトランジスタ１０４のチャネル経路に流すことで、ＥＳＤが発生した際にＥＳＤサージ電流Ｉ＿ｅｓｄが内部回路１２０に流れこむのを防ぎ、内部回路１２０を保護することが出来る。
本開示の一実施形態に係るＥＳＤ保護回路１００は、上述したような動作を行なうことで、ＥＳＤ動作時の駆動電流を確保することができる。
また本開示の一実施形態に係るＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソースとグランド配線２との間にダイオード１０５を設けることで、オフリークによる電流増加を抑えることが可能となる。
［１．４．変形例］
（１）第１の変形例
このように、クランプＭＯＳトランジスタ１０４のソースとグランド配線２との間にダイオード１０５を設けたＥＳＤ保護回路１００は、ＥＳＤ動作時の駆動電流を確保するとともに、オフリークによる電流増加を抑えることが可能となる。
しかし、クランプＭＯＳトランジスタ１０４のソースとグランド配線２との間にダイオード１０５を追加することは、回路面積の増大に繋がる。
そこで、第１の変形例では、クランプＭＯＳトランジスタ１０４とは異なるチップに形成されるダイオード１０５を用いて、クランプＭＯＳトランジスタ１０４が形成されるチップとダイオード１０５が形成されるチップとを積層させることでＥＳＤ保護回路１００の面積効率を上昇させる例を示す。
図５及び図６は、本開示の一実施形態の変形例を示す説明図である。図５には、クランプＭＯＳトランジスタ１０４とは異なるチップに形成されるダイオード１０５を用いて、クランプＭＯＳトランジスタ１０４が形成されるチップとダイオード１０５が形成されるチップとを積層させた、ＥＳＤ保護回路１００の断面図が示されている。図６は、図５に示したＥＳＤ保護回路１００の平面図である。なお図５に示した図では、ＣＭＯＳインバータ１０３を省略して図示している。
積層チップ貫通プラグには、プロセス中のアンテナダメージからトランジスタを守るための保護ダイオードがついている。しかし、トランジスタ形成プロセスが完了した後は、保護ダイオード自体の役目は終わる。
そこで、不要となった保護ダイオードを、本実施形態に係るＥＳＤ保護回路１００のダイオード１０５として用いることで、プロセス中に必要だったダイオードをＥＳＤ用に転用できる。従って図５、図６に示したＥＳＤ保護回路１００は、省面積化の効果が得られる。
図５、図６に示したＥＳＤ保護回路１００は、このようにクランプＭＯＳトランジスタ１０４が形成されるチップとダイオード１０５が形成されるチップとを積層させることで、平面上での回路面積の増大を抑えることができる。また図５、図６に示したＥＳＤ保護回路１００は、平面上での回路面積の増大を抑えつつ、ＥＳＤ動作時の駆動電流を確保するとともに、オフリークによる電流増加を抑えることが可能となる。
（２）第２の変形例
第２の変形例では、ダイオード１０５を容量素子１０２の寄生ダイオードとして形成することで、ＥＳＤ保護回路１００の面積効率を上昇させる例を示す。具体的には、容量素子１０２のウェル１２１を用いてダイオード１０５を形成することで、ＥＳＤ保護回路１００の面積効率を上昇させる。
図７は、本開示の一実施形態の変形例を示す説明図である。図７には、ダイオード１０５を容量素子１０２の寄生ダイオードとして形成した、ＥＳＤ保護回路１００の断面図が示されている。図８は、図７に示したＥＳＤ保護回路１００の平面図である。
図７及び図８に示したように、ダイオード１０５を容量素子１０２の寄生ダイオードとして形成することで、Ｎ型拡散層を共通化できるため、ＥＳＤ保護回路１００は、ダイオード１０５の面積増大を抑えて、面積効率を上昇させることが可能になる。
なお、ＥＳＤ保護回路１００は、ダイオード１０５を直列に複数個接続させたものを備えても良い。すなわちＥＳＤ保護回路１００は、ダイオード１０５を直列に複数個接続させることで、クランプＭＯＳトランジスタ１０４のグランド配線側の拡散層電位をグランド配線の電位より上昇させてもよい。その際ＥＳＤ保護回路１００は、直列に複数個接続させたダイオード１０５のうちの１つを、容量素子１０２の寄生ダイオードとして形成するようにしてもよい。
すなわち、図８に示したＥＳＤ保護回路１００の平面図において容量素子１０２の寄生ダイオードとして形成したダイオードの前段または後段に、ダイオードを１つまたは複数形成してもよい。
＜２．まとめ＞
以上説明したように本開示の一実施形態によれば、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能な、ＥＳＤ保護回路１００が提供される。
本開示の一実施形態に係るＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソース側と、グランド配線２との間にダイオード１０５が接続されている。ダイオード１０５は、クランプＭＯＳトランジスタ１０４からグランド配線２へ電流が流れる方向に対して順方向となるように設けられている。
本開示の一実施形態に係るＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソース側の電位がダイオード１０５によってグランド電位より上昇させられる。クランプＭＯＳトランジスタ１０４のソース側の電位がダイオード１０５によってグランド電位より上昇させられることで、等価的に基板側の電位を下げられる。基板側の電位を下げられることで、本開示の一実施形態に係るＥＳＤ保護回路１００は、オフリーク電流を減少させることができる。
従って、本開示の一実施形態に係るＥＳＤ保護回路１００は、クランプＭＯＳトランジスタ１０４のソース側と、グランド配線２との間にダイオード１０５を設けることで、ＥＳＤ動作時の駆動電流を確保しつつ、オフリークによる電流増加を抑えることが可能になり、消費電力の増加を抑えることが可能になる。
なお、上記実施形態では、クランプＭＯＳトランジスタ１０４の前段にＣＭＯＳインバータ１０３を１個設ける例を説明したが、本開示はこれに限定されない。例えば、クランプＭＯＳトランジスタ１０４の前段にＣＭＯＳインバータを３個以上の奇数個設け、それらを多段接続してもよい。
また、上記実施形態では、インバータ回路をＣＭＯＳインバータで構成する例を説明したが、本開示はこれに限定されない。ＣＭＯＳインバータと同様の動作を行う構成であれば、任意の構成のインバータ回路を用いることができる。
また、上記実施形態では、クランプＭＯＳトランジスタ１０４のソース側の電位がダイオード１０５によってグランド電位より上昇させられているが、本開示はこれに限定されない。クランプＭＯＳトランジスタ１０４のソース側の電位をグランド電位より上昇させられる素子であれば任意の素子を用いることができる。
また上記実施形態では、電源電圧Ｖｄｄが電源配線に供給されている状態の例を説明したが、本開示はこれに限定されない。例えば、電源配線に電源電圧Ｖｄｄが供給されていない場合にも、本実施形態のＥＳＤ保護回路１００は同様に動作する。すなわち、電源配線の入力端が開放状態（グランドは固定）である場合にも、ＥＳＤの発生時には、ＥＳＤ保護回路１００は上記実施形態と同様に動作する。
なお、電源配線に電源電圧Ｖｄｄが供給されていない場合としては、例えば、ＥＳＤ保護回路１００の検査試験時や、ＥＳＤ保護回路１００が電子機器等に搭載された状態で電源がオフされている場合などがあり得る。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
を備える、保護素子。
（２）
前記電位上昇回路は、ダイオードで構成される、前記（１）に記載の保護素子。
（３）
前記ダイオードは、前記クランプＭＯＳトランジスタが形成される層と異なる層で形成されたダイオードである、前記（２）に記載の保護素子。
（４）
前記ダイオードは、前記容量素子の寄生ダイオードである、前記（２）に記載の保護素子。
（５）
前記ダイオードは、直列に複数個接続される、前記（２）に記載の保護素子。
（６）
複数個の前記ダイオードの１つは前記クランプＭＯＳトランジスタとは異なる別の素子の寄生ダイオードである、前記（５）に記載の保護素子。
（７）
前記クランプＭＯＳトランジスタは、ゲート電位とウェル電位とが電気的に接続される、前記（１）〜（６）のいずれかに記載の保護素子。
（８）
ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、
前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、
を備える、保護回路。
（９）
ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、
前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、
前記電源配線と前記グランド配線との間に接続される内部回路と、
を備える、半導体集積回路。
１ 電源配線
２ グランド配線
１００ ＥＳＤ保護回路
１０１ 抵抗素子
１０２ 容量素子
１０３ ＣＭＯＳインバータ
１０４ クランプＭＯＳトランジスタ
１０５ ダイオード
１２０ 内部回路

Claims (9)

  1. ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
    前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
    を備える、保護素子。
  2. 前記電位上昇回路は、ダイオードで構成される、請求項１に記載の保護素子。
  3. 前記ダイオードは、前記クランプＭＯＳトランジスタが形成される層と異なる層で形成されたダイオードである、請求項２に記載の保護素子。
  4. 前記ダイオードは、前記容量素子の寄生ダイオードである、請求項２に記載の保護素子。
  5. 前記ダイオードは、直列に複数個接続される、請求項２に記載の保護素子。
  6. 複数個の前記ダイオードの１つは前記クランプＭＯＳトランジスタとは異なる別の素子の寄生ダイオードである、請求項５に記載の保護素子。
  7. 前記クランプＭＯＳトランジスタは、ゲート電位とウェル電位とが電気的に接続される、請求項１に記載の保護素子。
  8. ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
    前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
    前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、
    前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、
    を備える、保護回路。
  9. ドレインが電源配線に、ソースがグランド配線に接続されるクランプＭＯＳトランジスタと、
    前記クランプＭＯＳトランジスタの前記グランド配線側の拡散層電位を前記グランド配線の電位より上昇させる電位上昇回路と、
    前記電源配線と前記グランド配線との間に接続される抵抗素子及び容量素子と、
    前記抵抗素子と前記容量素子との間に入力が接続されるインバータと、
    前記電源配線と前記グランド配線との間に接続される内部回路と、
    を備える、半導体集積回路。
JP2014157827A 2014-08-01 2014-08-01 保護素子、保護回路及び半導体集積回路 Pending JP2016035958A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014157827A JP2016035958A (ja) 2014-08-01 2014-08-01 保護素子、保護回路及び半導体集積回路
US15/328,969 US9991253B2 (en) 2014-08-01 2015-07-08 Protection element, protection circuit, and semiconductor integrated circuit
PCT/JP2015/069658 WO2016017386A1 (ja) 2014-08-01 2015-07-08 保護素子、保護回路及び半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014157827A JP2016035958A (ja) 2014-08-01 2014-08-01 保護素子、保護回路及び半導体集積回路

Publications (1)

Publication Number Publication Date
JP2016035958A true JP2016035958A (ja) 2016-03-17

Family

ID=55217291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014157827A Pending JP2016035958A (ja) 2014-08-01 2014-08-01 保護素子、保護回路及び半導体集積回路

Country Status (3)

Country Link
US (1) US9991253B2 (ja)
JP (1) JP2016035958A (ja)
WO (1) WO2016017386A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109217257A (zh) * 2017-06-29 2019-01-15 株式会社东芝 电源保护电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3080948A1 (fr) * 2018-05-02 2019-11-08 Stmicroelectronics (Rousset) Sas Circuit integre comprenant un element capacitif, et procede de fabrication
US10636872B1 (en) * 2018-10-31 2020-04-28 Globalfoundries Inc. Apparatus and method to prevent integrated circuit from entering latch-up mode
US20220384421A1 (en) * 2021-05-28 2022-12-01 Taiwan Semiconductor Manufacturing Company Ltd. Low-leakage esd protection circuit and operating method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671153B1 (en) * 2000-09-11 2003-12-30 Taiwan Semiconductor Manufacturing Company Low-leakage diode string for use in the power-rail ESD clamp circuits
JP4043855B2 (ja) 2002-06-10 2008-02-06 株式会社日立製作所 半導体集積回路装置
JP4942007B2 (ja) 2004-10-25 2012-05-30 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5458739B2 (ja) * 2009-08-19 2014-04-02 株式会社リコー 静電保護回路、静電保護回路の動作制御方法、静電保護回路を使用したスイッチングレギュレータ及びスイッチングレギュレータの静電保護方法
JP2012253241A (ja) * 2011-06-03 2012-12-20 Sony Corp 半導体集積回路およびその製造方法
JP2013183072A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置
US20130228867A1 (en) * 2012-03-02 2013-09-05 Kabushiki Kaisha Toshiba Semiconductor device protected from electrostatic discharge
JP2014135320A (ja) * 2013-01-08 2014-07-24 Renesas Electronics Corp 半導体装置
US9058886B2 (en) * 2013-03-22 2015-06-16 Kabushiki Kaisha Toshiba Power supply circuit and protection circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109217257A (zh) * 2017-06-29 2019-01-15 株式会社东芝 电源保护电路

Also Published As

Publication number Publication date
US9991253B2 (en) 2018-06-05
US20170229446A1 (en) 2017-08-10
WO2016017386A1 (ja) 2016-02-04

Similar Documents

Publication Publication Date Title
US7274546B2 (en) Apparatus and method for improved triggering and leakage current control of ESD clamping devices
US7755870B2 (en) Semiconductor integrated circuit device
JP5955924B2 (ja) 静電放電保護回路
US20060091464A1 (en) Electrostatic protection circuit
US8810982B2 (en) Semiconductor integrated circuit and protection circuit
CN104753055A (zh) 静电释放保护电路
US20110063764A1 (en) Apparatuses and methods for a scr-based clamped electrostatic discharge protection device
CN103151350B (zh) 集成电路电源轨抗静电保护的触发电路结构
TWI409938B (zh) 靜電放電保護電路
US9035363B2 (en) JFET ESD protection circuit for low voltage applications
KR101043737B1 (ko) 정전기 방전 보호 소자
WO2016017386A1 (ja) 保護素子、保護回路及び半導体集積回路
JP6398696B2 (ja) 静電気保護回路及び半導体集積回路装置
KR101164109B1 (ko) 정전기 방전 보호 소자
JP6405986B2 (ja) 静電気保護回路及び半導体集積回路装置
US20190229109A1 (en) Semiconductor device and method of operation
JP2008071871A (ja) 半導体集積回路
CN112448378A (zh) 静电保护电路
JP6384223B2 (ja) 静電気保護回路および集積回路
US20150022920A1 (en) Chip with electrostatic discharge protection function
US8866200B2 (en) JFET ESD protection circuit for low voltage applications
JP2009283630A (ja) ノイズ低減回路
KR20120094262A (ko) Ｅｓｄ보호 회로
JP2001308200A (ja) 半導体集積回路
CN103928510A (zh) 晶闸管及其版图结构