CN109217257A - 电源保护电路 - Google Patents

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Abstract

一实施方式的电源保护电路包含被供给第1电压的第1焊垫、被供给不同于第1电压的第2电压的第2焊垫、第1及第2晶体管以及开关电路。第1晶体管包含电连接在第1焊垫的第1端、电连接在第1节点的第2端及背栅极和电连接在第2节点的栅极。第2晶体管包含电连接在第1节点的第1端和电连接在第2焊垫的第2端及背栅极。开关电路在第2晶体管的栅极被输入第1逻辑信号的情况下，将第2节点与第1焊垫电连接，在第2晶体管的栅极被输入具有与第1逻辑信号互为反相的逻辑电平的第2逻辑信号的情况下，将第2节点从第1焊垫电切断并与所述第1节点电连接。

Description

电源保护电路
[相关申请案]
本申请案享有以日本专利申请案2017-127992号(申请日：2017年6月29日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种电源保护电路。
背景技术
已知有保护半导体装置的电源不受电涌损伤的电源保护电路。
发明内容
实施方式提供一种能够减少电源保护电路中流动的漏电流的电源保护电路。
实施方式的电源保护电路包含第1焊垫、第2焊垫、第1晶体管、第2晶体管、开关电路。所述第1焊垫被供给第1电压。所述第2焊垫被供给不同于所述第1电压的第2电压。所述第1晶体管包含电连接在所述第1焊垫的第1端、电连接在第1节点的第2端及背栅极和电连接在第2节点的栅极。所述第2晶体管包含电连接在所述第1节点的第1端和电连接在所述第2焊垫的第2端及背栅极。所述开关电路是当所述第2晶体管的栅极被输入第1逻辑信号时，将所述第2节点与所述第1焊垫电连接，当所述第2晶体管的栅极被输入具有与所述第1逻辑信号互为反相的逻辑电平的第2逻辑信号时，将所述第2节点从所述第1焊垫电切断并与所述第1节点电连接。
附图说明
图1是用来对第1实施方式的半导体装置的构成进行说明的框图。
图2是用来对第1实施方式的半导体装置的电源保护电路的构成进行说明的电路图。
图3是用来对第1实施方式的半导体装置的电源保护电路的动作进行说明的时序图。
图4是用来对比较例的半导体装置的电源保护电路的构成进行说明的电路图。
图5是用来对第1实施方式的效果进行说明的图表。
图6是用来对第1实施方式的效果进行说明的图表。
图7是用来对第1实施方式的第1变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图8是用来对第1实施方式的第2变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图9是用来对第1实施方式的第2变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图10是用来对第1实施方式的第2变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图11是用来对第1实施方式的第3变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图12是用来对第1实施方式的第3变化例的半导体装置的电源保护电路的动作进行说明的时序图。
图13是用来对第2实施方式的半导体装置的电源保护电路的构成进行说明的电路图。
图14是用来对第2实施方式的半导体装置的电源保护电路的动作进行说明的时序图。
图15是用来对第2实施方式的第1变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图16是用来对第2实施方式的第2变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图17是用来对第2实施方式的第2变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图18是用来对第2实施方式的第2变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图19是用来对第2实施方式的第3变化例的半导体装置的电源保护电路的构成进行说明的电路图。
图20是用来对第2实施方式的第3变化例的半导体装置的电源保护电路的动作进行说明的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能及构成的构成要素标注共同的参照符号。
1.第1实施方式
对第1实施方式的电源保护电路进行说明。
1.1关于构成
首先，对包含第1实施方式的电源保护电路的半导体装置的构成进行说明。
1.1.1关于半导体装置的构成
图1是表示第1实施方式的半导体装置的构成的一例的框图。半导体装置1例如包含半导体芯片，该半导体芯片对来自未图示的外部机器的输入信号执行特定处理，并将输出信号输出。
半导体装置1例如与外部机器进行信号I/O(Input/Output，输入/输出)的通信。信号I/O是在半导体装置1与外部机器之间被收发的数据实体，包含输入信号及输出信号。
另外，对半导体装置10供给各种电压。供给到半导体装置10的电压例如包含电压VDD及VSS。电压VDD是用来驱动半导体装置10的基准电压，例如为1.8V。电压VSS为接地电压，小于电压VDD。电压VSS例如为0V。
半导体装置1包含焊垫群11、接口电路12、电源保护电路13及内部电路14。
焊垫群11包含电压供给用焊垫P1及P2。焊垫P1及P2分别与电源保护电路13共有电压VDD及VSS。此外，在图1的例子中，将焊垫P1及P2各自表示为1个功能区块，但并不限定于此，也可以设置多个焊垫P1及P2。当焊垫P1及P2各自在1个芯片内设置着多个时，该多个焊垫P1及P2可分散布局在芯片内的多个部位。
另外，焊垫群11例如包含信号收发用焊垫P3。焊垫P3将从外部机器接收到的输入信号传送到接口电路12。另外，焊垫P3将从接口电路12接收到的信号作为输出信号输出到半导体装置10的外部。
接口电路12当从焊垫P3接收到输入信号作为信号I/O时，将该输入信号发送到内部电路14。另外，接口电路12当从内部电路14接收到输出信号时，经由焊垫P3而将该输出信号输出到外部。
电源保护电路13与接口电路12共有电压VDD。电源保护电路13例如具有与接口电路12共有电压VDD的功能，该电压VDD是基于电压VDD及VSS在电压VDD产生电涌时降低了因该电涌造成的影响的电压。关于电源保护电路13的详细情况将于下文叙述。此外，例如在焊垫P1及P2各自设置着多个的情况下，电源保护电路13与该多个焊垫P1及P2在芯片内的布局相对应地设置多个。
内部电路14是具有进行半导体装置1的具体处理的功能构成的电路。内部电路14当从接口电路12接收到信号时，执行特定处理，并产生输出信号作为该特定处理的结果。
1.1.2关于电源保护电路的构成
接下来，使用图2，对第1实施方式的半导体装置的电源保护电路的构成进行说明。
如图2所示，电源保护电路13包含晶体管Tr1、Tr2及Tr3、电阻R1及R2、电容器C1、以及反相器INV1、INV2及INV3。晶体管Tr1例如为具有p信道极性的MOS(Metal OxideSemiconductor，金属氧化物半导体)晶体管。晶体管Tr2及Tr3例如为具有n信道极性的MOS晶体管。晶体管Tr1～Tr3、电阻R1及R2、电容器C1、以及反相器INV1～INV3能够作为RCT(Resistance Capacitor Triggered，电阻电容触发)MOS电路而发挥功能。
如上所述，对电源保护电路13，分别经由焊垫P1及P2而供给电压VDD及VSS。
电阻R1的第1端连接在焊垫P1，第2端连接在节点N1。电容器C1的第1端连接在节点N1，第2端连接在焊垫P2。电阻R1及电容器C1作为RC(resistor capacitor，电阻电容)计时器而发挥功能，基于根据各自的电阻值及电容决定的时间常数而进行动作。具体来说，节点N1的电压是伴随基于该时间常数的时间延迟而追随于焊垫P1的电压变动。
反相器INV1及INV2在节点N1及N2之间串联连接。具体来说，反相器INV1的输入端连接在节点N1，输出端连接在反相器INV2的输入端。反相器INV2的输出端连接在节点N2。
反相器INV3的输入端连接在节点N2，输出端连接在晶体管Tr3的栅极。
反相器INV1～INV3也可以构成为例如输出与焊垫P1及P2的电位差相应的值的信号。
晶体管Tr1的第1端及背栅极连接在焊垫P1，第2端连接在节点N3，栅极连接在节点N2。也就是说，晶体管Tr1的第1端及第2端分别作为源极及漏极而发挥功能。此外，背栅极也称为“主体”。
电阻R2的第1端连接在节点N3，第2端连接在节点N4。
晶体管Tr2的第1端连接在焊垫P1，第2端及背栅极连接在节点N4，栅极连接在节点N3。晶体管Tr3的第1端连接在节点N4，第2端及背栅极连接在焊垫P2，栅极连接在反相器INV3的输出端。也就是说，晶体管Tr2的第1端及晶体管Tr3的第1端作为漏极而发挥功能，晶体管Tr2的第2端及晶体管Tr3的第2端作为源极而发挥功能。
晶体管Tr2及Tr3具有如下功能：在焊垫P1的电压急剧上升时成为接通状态，使接通电流Is从第1端朝向第2端流动，缓和该焊垫P1的电压的急剧变化导致的对接口电路12的影响。此外，优选晶体管Tr2及Tr3具有互为相同程度大小的栅极尺寸。所谓栅极尺寸例如为栅极宽W相对于栅极长L的比例(W/L)。晶体管Tr2及Tr3的栅极尺寸大于其它晶体管Tr1的栅极尺寸。
此外，晶体管Tr1～Tr3优选为例如在电压VDD与电压VSS之间的某一电压(方便起见，称为电压VT)下切换为接通状态或断开状态。更优选为电压VT设定在电压VDD与电压VDD/2之间。晶体管Tr1在栅极被施加低于电压VT的电压时，成为接通状态，在栅极被施加高于电压VT的电压时，成为断开状态。另外，晶体管Tr2及Tr3在栅极被施加低于电压VT的电压时，成为断开状态，在栅极被施加高于电压VT的电压时，成为接通状态。这样一来，优选为具有p信道极性的晶体管与具有n信道极性的晶体管在一方为接通状态的情况下另一方成为断开状态，且在一方为断开状态的情况下另一方成为接通状态。
在以下的说明中，对于施加在晶体管Tr1～Tr3栅极的电压，将低于电压VT的电压的逻辑电平称为“L”电平，将高于电压VT的电压称为“H”电平。
此外，反相器INV1～INV3可与晶体管Tr1～Tr3同样地构成为，根据输入到输入端的电压小于或大于电压VT来切换从输出端输出的信号的逻辑电平。更具体来说，反相器INV1～INV3可以为，当对输入端输入“L”电平时，从输出端输出“H”电平，当对输入端输入“H”电平时，从输出端输出“L”电平。通过以这种方式构成，反相器INV1～INV3例如作为信号控制电路而发挥功能，根据节点N1的电压值是否超过电压VT来切换对晶体管Tr2及Tr3的栅极输入的信号的逻辑电平。
1.2关于电源保护电路的动作
接下来，对第1实施方式的半导体装置的电源保护电路的动作进行说明。
图3是用来对第1实施方式的电源保护电路的动作进行说明的时序图。图3中作为一例而示意性地表示电涌产生时与恒定地供给电源时电源保护电路13的动作。在图3中，作为电涌的一例，表示基于HBM(Human Body Model，人体模型)产生电涌的情况。此外，在以下的说明中，分别将表示电涌产生时电源保护电路13的动作的期间表示为“电涌产生时动作期间”，将表示恒定地供给电源时电源保护电路13的动作的期间表示为“正常时动作期间”。
如图3所示，在时刻T10之前，未对半导体装置10供给电压VDD。因此，焊垫P1及P2例如成为电压VSS。节点N1、N2、N3及N4随之均成为电压VSS(“L”电平)。晶体管Tr2及Tr3随之成为断开状态，接通电流Is未流动。
在时刻T10，因为产生了电涌，所以焊垫P1的电压急剧地上升后，逐渐接近电压VSS。节点N1因与电涌相应地被充入了电容器C1的电荷所以电压缓慢上升，但伴随焊垫P1的电压减小而再次减小。因此，节点N1在电涌产生时动作期间保持为“L”电平。
反相器INV1随之输出“H”电平。从反相器INV1输出的“H”电平被输入到反相器INV2。由此，反相器INV2对节点N2输出“L”电平。因此，从反相器INV2输出的“L”电平被输入到晶体管Tr1的栅极及反相器INV3的输入端。
反相器INV3通过被输入“L”电平而输出“H”电平。从反相器INV3输出的“H”电平被输入到晶体管Tr3的栅极，使晶体管Tr3成为接通状态。
另外，晶体管Tr1通过被输入“L”电平而成为接通状态，节点N3的电压因与焊垫P1电连接而与焊垫P1同样地变化，成为“H”电平。因此，晶体管Tr2成为接通状态。
这样一来，电阻R1及电容器C1作为触发电路而发挥功能，以电涌的产生为触发使晶体管Tr2及Tr3成为接通状态。因为在电涌产生时动作期间晶体管Tr2及Tr3均成为接通状态，所以接通电流Is以晶体管Tr2及Tr3为电流路径，从焊垫P1朝向焊垫P2流动。
通过以如上方式进行动作，电源保护电路13在电涌产生动作期间使接通电流Is流动后停止。
另一方面，在正常时动作期间，节点N1伴随电容器C1被充分充电而达到电压VDD。也就是说，节点N1成为“H”电平。
当节点N1成为“H”电平时，反相器INV1输出“L”电平。从反相器INV1输出的“L”电平被输入到反相器INV2。由此，反相器INV2对节点N2输出“H”电平。因此，从反相器INV2输出的“H”电平被输入到晶体管Tr1的栅极及反相器INV3的输入端。
反相器INV3通过被输入“H”电平而输出“L”电平。从反相器INV3输出的“L”电平被输入到晶体管Tr3的栅极，使晶体管Tr3成为断开状态。
另外，晶体管Tr1通过被输入“H”电平而成为断开状态。由此，节点N3被从焊垫P1电切断，但仍保持经由电阻R2与节点N4连接的状态。这时，节点N3及N4的电压成为电压V1。电压V1的大小处于电压VDD与VSS之间，例如小于电压VT(“L”电平)。在晶体管Tr2及Tr3的栅极尺寸相同的情况下，电压V1例如为VDD/2左右。因此，晶体管Tr2成为断开状态。
通过以如上方式进行动作，电源保护电路13在正常时动作期间使晶体管Tr2及Tr3均成为断开状态，由此不使接通电流Is流动。另外，节点N3及N4的电压被维持为电压V1。
1.3本实施方式的效果
根据第1实施方式，能够减少电源保护电路中流动的漏电流。以下对本效果进行说明。
为了防止在因静电放电(ESD：Electrostatic Discharge)产生电涌时，该电涌被施加到内部电路，而提出了将RCTMOS电路用作电源保护电路的方法。
RCTMOS电路必须在电涌产生时使电源及接地间强制短路，因此使用具有大型栅极尺寸的晶体管。因此，该晶体管所产生的漏电流会根据其栅极尺寸而相应地变大。作为引起漏电流的因素中的支配性因素，例如有栅极漏电及GIDL(Gate Induced Drain Leakage，栅极导致漏极漏电)。栅极漏电主要是与晶体管的栅极及漏极之间的电位差相应地产生。GIDL主要是与晶体管的背栅极及漏极之间的电位差、以及栅极及漏极之间的电位差相应地产生。已知这些漏电流与漏极及源极之间的电位差相应地呈指数函数状增加。
根据第1实施方式，晶体管Tr1的第1端连接在焊垫P1，第2端连接在节点N3，栅极连接在节点N2。节点N2在节点N1为“L”电平时成为“L”电平，在节点N1为“H”电平时成为“H”电平。也就是说，晶体管Tr1由于在节点N1为“L”电平时栅极被输入“L”电平，所以成为接通状态。由此，在电涌产生时动作期间，将节点N3电连接到焊垫P1。因此，能够对晶体管Tr2的栅极输入“H”电平，使晶体管Tr2成为接通状态。另一方面，由于在节点N1为“H”电平时，晶体管Tr1的栅极被输入“H”电平，而成为断开状态。由此，在正常时动作期间，将节点N3从焊垫P1电切断。因此，能够对晶体管Tr2的栅极输入“L”电平，使晶体管Tr2成为断开状态。
另外，电阻R2将节点N3与节点N4电连接。由此，在正常时动作期间，节点N3的电压被维持为节点N4的电压。节点N4为晶体管Tr2及Tr3的中间节点，因此成为电压VDD及电压VSS的中间电位也就是电压V1。因此，能够使晶体管Tr2的栅极及背栅极成为电压V1。
另外，反相器INV3包含连接在节点N2的输入端和连接在晶体管Tr3栅极的输出端。由此，反相器INV3在节点N1为“L”电平时输出“H”电平，在节点N1为“H”电平时输出“L”电平。因此，能够在电涌产生时动作期间，使晶体管Tr3成为接通状态，且在正常时动作期间，使晶体管Tr3成为断开状态。
使用比较例对所述效果具体地进行说明。
图4是用来对比较例的电源保护电路的构成进行说明的电路图。如图4所示，比较例的电源保护电路13-0包含电阻R1、电容器C1、串联连接的多个反相器INV0及晶体管Tr0。电源保护电路13-0相当于从第1实施方式的电源保护电路13移除晶体管Tr1及Tr2、以及电阻R2的构成。更具体来说，晶体管Tr0包含连接在P1的第1端、连接在焊垫P2的第2端及连接在多个反相器INV输出端的栅极。
以下，使用图5及图6表示出所述比较例的电源保护电路13-0的特性与第1实施方式的电源保护电路13的特性的比较情况。
图5及图6是用来对第1实施方式的效果进行说明的曲线图。在图5及图6中，将第1实施方式的电源保护电路13的特性与比较例的电源保护电路13-0的特性以比较的方式进行表示。
首先，对图5所示的效果进行说明。在图5中，对数显示对焊垫P1恒定地施加电压VDD时(正常时动作期间)的漏电流大小。也就是说，在图5中，表示电源保护电路中未流动用来使焊垫P1及焊垫P2短路的接通电流Is的状态下的漏电流大小。具体来说，在图5中，以曲线L1表示电源保护电路13-0的漏电流，以曲线L2表示电源保护电路13的漏电流。
如图5所示，电源保护电路13中的漏电流能够抑制为相对于电源保护电路13-0中的漏电流较低。具体来说，在对焊垫P1供给的电压为电压VDD的情况下，电源保护电路13相对于电源保护电路13-0能够使漏电流大小减小到约1/1000。另外，被供给电压VDD时的电源保护电路13的漏电流大小能够抑制为与被供给电压VDD/2时的电源保护电路13-0中的漏电流大小相等。
其原因在于：在正常时动作期间，晶体管Tr0的背栅极及漏极间的电位差、以及栅极及漏极间的电位差为电压VDD，与此相对，晶体管Tr2及Tr3的背栅极及漏极间的电位差、以及栅极及漏极间的电位差被降低到电压VDD/2左右。
更具体来说，通过晶体管Tr2的栅极连接在节点N3，晶体管Tr2的栅极相对于晶体管Tr2的漏极的电位差成为电压VDD/2左右。通过从INV3输入“L”电平，晶体管Tr3的栅极相对于节点N4的电位差变得比电压VDD/2小。由此，降低晶体管Tr2及Tr3的栅极及漏极间的电位差，进而减少因栅极漏电引起的漏电流。
另外，通过晶体管Tr2的背栅极连接在节点N4，晶体管Tr2的背栅极相对于晶体管Tr2的漏极的电位差成为电压VDD/2左右。通过晶体管Tr3的背栅极连接在焊垫P2，晶体管Tr3的背栅极相对于节点N4的电位差成为电压VDD/2左右。由此，降低晶体管Tr2及Tr3的背栅极及漏极间的电位差，进而减少因GIDL引起的漏电流。
此外，在第1实施方式的电源保护电路13中，以使晶体管Tr2及Tr3的栅极尺寸相同的方式进行设计。由此，电压V1与电压VDD/2相等。因此，晶体管Tr2及Tr3的背栅极及漏极间的电位差、以及栅极及漏极间的电位差成为电压VDD/2，能够使漏电流最小化。
接下来，对图6所示的效果进行说明。在图6中，假定为电涌产生时的动作，示出与对焊垫P1供给的电压VDD相对应的接通电流Is的大小。具体来说，在图6中，以曲线L3表示电源保护电路13-0的接通电流，以曲线L4及L5表示电源保护电路13的漏电流。以曲线L4表示晶体管Tr2及Tr3应用与晶体管Tr0同等大小的栅极尺寸的情况。以曲线L5表示晶体管Tr2及Tr3应用晶体管Tr0的2倍大小的栅极尺寸的情况。
如图6所示，在栅极尺寸相同的情况下，电源保护电路13中流动的接通电流Is相对于电源保护电路13-0中流动的接通电流Is0变少。其原因在于：因为晶体管Tr2及Tr3是串联连接在焊垫P1及P2之间，所以电源保护电路13中的晶体管的栅极尺寸实质上变小。因此，在栅极尺寸相同的情况下，电源保护电路13的ESD保护特性相对于电源保护电路13-0降低。
然而，一般来说，接通电流与栅极尺寸的关联具有线性。因此，如曲线L5所示，通过使电源保护电路13的栅极尺寸成为例如2倍左右的大小，而能够使与接通电流Is0同等或其以上的接通电流2Is流动。
此外，认为通过使栅极尺寸变大，漏电流也会相对于该栅极尺寸的增量而线性地变大。然而，如图5中所示，电源保护电路13相对于电源保护电路13-0呈指数函数地(降低至约1/1000倍左右)得以改善，所以能够充分弥补因栅极尺寸变大造成ESD保护特性降低的影响(增加约2倍左右)。因此，能够在不损害ESD保护特性的情况下减少漏电流。
1.4第1实施方式的变化例
此外，第1实施方式的半导体装置并不限定于所述例，可应用各种变化。
1.4.1第1变化例
例如，电源保护电路13也可以包含晶体管来代替电阻R2。
图7是表示第1实施方式的第1变化例的电源保护电路的构成的电路图。如图7所示，晶体管Tr4包含连接在节点N3的第1端、连接在节点N4的第2端和连接在节点N2的栅极。晶体管Tr4例如具有n信道极性。
晶体管Tr4在对节点N2供给“L”电平时，也就是在电涌产生时动作期间，成为断开状态。由此，能够将节点N3从节点N4电切断，使供给到晶体管Tr2的电压更加稳定。另外，晶体管Tr4在对节点N2供给“H”电平时，也就是在正常时动作期间，成为接通状态。由此，能够在晶体管Tr2中未流动接通电流Is时将节点N3电连接到节点N4。因此，能够将晶体管Tr2栅极的电位维持为焊垫P1及P2的中间电位V1，进而能够减少漏电流。
1.4.2第2变化例
另外，电源保护电路13中，作为触发电路，并不限定于具有基于RC时间常数的计时器功能，也可以包含不具有计时器功能的其它触发电路。图8、图9、及图10是表示第1实施方式的第2变化例的电源保护电路的构成的电路图。
在图8中，表示使用串联连接的多个二极管D1来代替电容器C1的例子。如图8所示，多个二极管D1包含连接在节点N1的输入端(阳极)和连接在焊垫P2的输出端(阴极)。多个二极管D1例如设定为，当焊垫P1的电压上升到必须使接通电流Is流动来保护内部电路14不受ESD损害的程度时，成为接通状态。
通过以此种方式构成，当多个二极管D1成为接通状态时，节点N1的电压因电阻R1所产生的电压下降而降低，成为“L”电平。由此，能够使晶体管Tr2及Tr3成为接通状态，从而使接通电流Is流动。另外，当焊垫P1的电压回到正常的动作范围时，多个二极管D1成为断开状态。因此，电阻R1所产生的电压下降基本消失，节点N1的电压成为“H”电平。由此，能够使接通电流Is停止。
在图9中，表示使用稳压二极管D2来代替电容器C1的例子。如图9所示，稳压二极管D2包含连接在节点N1的输入端(阴极)和连接在焊垫P2的输出端(阳极)。稳压二极管D2例如设定为，当焊垫P1的电压上升到必须使接通电流Is流动来保护内部电路14不受ESD损害的程度时，成为降伏状态。
通过以此种方式构成，当稳压二极管D2成为降伏状态时，节点N1的电压因电阻R1所产生的电压下降而降低，成为“L”电平。由此，能够使晶体管Tr2及Tr3成为接通状态，从而使接通电流Is流动。另外，当焊垫P1的电压回到正常的动作范围时，稳压二极管D2从降伏状态恢复。因此，电阻R1所产生的电压下降基本消失，节点N1的电压成为“H”电平。由此，能够使接通电流Is停止。
在图10中表示使用晶体管Tr5及电阻R3来代替电容器C1的例子。如图10所示，晶体管Tr5包含连接在节点N1的第1端和连接在焊垫P2的第2端。电阻R3包含连接在晶体管Tr5的栅极的第1端和连接在焊垫P2的第2端。晶体管Tr5与图9中的稳压二极管D2同样例如设定为，当焊垫P1的电压上升到必须使接通电流Is流动来保护内部电路14不受ESD损害的程度时，成为降伏状态。
通过以此种方式构成，当晶体管Tr5成为降伏状态时，节点N1的电压因电阻R1所产生的电压下降而降低，成为“L”电平。由此，能够使晶体管Tr2及Tr3成为接通状态，从而使接通电流Is流动。另外，当焊垫P1的电压回到正常的动作范围时，晶体管Tr5从降伏状态恢复。因此，电阻R1所产生的电压下降基本消失，节点N1的电压成为“H”电平。由此，能够使接通电流Is停止。
1.4.3第3变化例
另外，例如电源保护电路13也能以相对于焊垫P1及P2成为反方向的方式设置RC计时器。
图11是表示第1实施方式的第3变化例的电源保护电路的构成的电路图。在图11中，表示使用电容器C1a及电阻R1a来代替电阻R1及电容器C1的例子。
如图11所示，电容器C1a包含连接在焊垫P1的第1端和连接在节点N1的第2端。电阻R1a包含连接在节点N1的第1端和连接在焊垫P2的第2端。电阻R1及电容器C1作为RC计时器而发挥功能，基于根据各自的电阻值及电容所决定的时间常数来进行动作。
另外，在图11中，移除反相器INV2。也就是说，反相器INV1的输出端连接在节点N2。
图12是表示第1实施方式的第3变化例的电源保护电路的动作的时序图。图12与第1实施方式的图3相对应。
如图12所示，在时刻T10产生电涌。由此，焊垫P1的电压急剧地上升后，逐渐接近电压VSS。节点N1追随焊垫P1的电压上升。因此，节点N1在电涌产生时动作期间保持为“H”电平。反相器INV1随之输出“L”电平。因此，从反相器INV1输出的“L”电平经由节点N2被输入到晶体管Tr1的栅极及反相器INV3的输入端。
由此，晶体管Tr2及Tr3均成为接通状态，接通电流Is以晶体管Tr2及Tr3为电流路径，从焊垫P1朝向焊垫P2流动。此外，晶体管Tr1～3及反相器INV3以后的动作与图3相同，因此省略说明。
通过以如上方式进行动作，电源保护电路13在电涌产生时动作期间使接通电流Is流动后停止。
另一方面，在正常时动作期间，节点N1的电压成为电压VSS。也就是说，节点N1在正常时动作期间成为“L”电平。由此，反相器INV1输出“H”电平。因此，从反相器INV1输出的“H”电平被输入到晶体管Tr1的栅极及反相器INV3的输入端。
由此，晶体管Tr2及Tr3均成为断开状态，接通电流Is不流动。此外，晶体管Tr1～3及反相器INV3以后的动作与图3相同，因此省略说明。
通过以如上方式进行动作，在电源保护电路13中，在正常时动作期间不流动接通电流Is。另外，节点N3及N4的电压被维持为电压V1。
这样一来，在将RC计时器安装为反方向的情况下，也能够对晶体管Tr2及Tr3输入与第1实施方式相同的信号。因此，能够产生与第1实施方式相同的效果。
此外，本变化例也能够同样地应用于第2变化例。也就是说，作为触发电路，不限定于具有基于RC时间常数的计时器功能，不具有计时器功能的其它触发电路也能够反方向地安装。具体来说，在本变化例的图11中，也可以构成为代替电容器C1a而包含多个二极管、稳压二极管及晶体管。在该情况下也能够产生与本变化例相同的效果。
2.第2实施方式
接下来，对第2实施方式的半导体装置进行说明。第1实施方式的半导体装置构成为经由具有n信道极性的晶体管使接通电流Is流动。另一方面，第2实施方式的半导体装置与第1实施方式的不同之处在于：经由具有p信道极性的晶体管使接通电流Is流动。以下，对与第1实施方式相同的构成要素标注相同符号并省略说明，只对与第1实施方式不同的部分进行说明。
2.1关于电源保护电路的构成
使用图13对第2实施方式的半导体装置的电源保护电路的构成例进行说明。图13与第1实施方式中的图2相对应。
如图13所示，电源保护电路13包含晶体管Tr1b、Tr2b及Tr3b、电阻R1及R2b、电容器C1、以及反相器INV1b及INV3b。晶体管Tr1b例如具有n信道极性。晶体管Tr2b及Tr3b例如具有p信道极性。电阻R1及电容器C1的构成与第1实施方式的图2的构成相同，因此省略说明。
反相器INV1b包含连接在节点N1的输入端和连接在节点N2的输出端。反相器INV3b的输入端连接在节点N2，输出端连接在晶体管Tr2b的栅极。反相器INV1b及INV3b也可以构成为例如输出与焊垫P1及P2的电位差相应的值的信号。
晶体管Tr1b的第1端及背栅极连接在焊垫P2，第2端连接在节点N5，栅极连接在节点N2。也就是说，晶体管Tr1b的第1端及第2端分别作为源极及漏极而发挥功能。
电阻R2b的第1端连接在节点N5，第2端连接在节点N6。
晶体管Tr2b的第1端及背栅极连接在焊垫P1，第2端连接在节点N6，栅极连接在反相器INV3b的输出端。晶体管Tr3b的第1端及背栅极连接在节点N6，第2端连接在焊垫P2，栅极连接在节点N5。也就是说，晶体管Tr2b的第1端及晶体管Tr3b的第1端作为源极而发挥功能，晶体管Tr2b的第2端及晶体管Tr3b的第2端作为漏极而发挥功能。优选晶体管Tr2b及Tr3b具有互为相同程度大小的栅极尺寸。
此外，优选为晶体管Tr1b～Tr3b例如在电压VDD与电压VSS之间的某一电压(方便起见，称为电压VTb)下切换为接通状态或断开状态。更优选为电压VTb宜设定在电压VDD/2与电压VSS之间。晶体管Tr1b在栅极被施加高于电压VTb的电压时成为接通状态，在栅极被施加低于电压VTb的电压时成为断开状态。另外，晶体管Tr2b及Tr3b在栅极被施加高于电压VTb的电压时成为断开状态，在栅极被施加低于电压VTb的电压时成为接通状态。这样一来，优选具有p信道极性的晶体管与具有n信道极性的晶体管在一方为接通状态的情况下另一方成为断开状态，且在一方为断开状态的情况下另一方成为接通状态。
在以下的说明中，对于施加在晶体管Tr1b～Tr3b的栅极的电压，将低于电压VTb的电压的逻辑电平称为“L”电平，将高于电压VTb的电压称为“H”电平。
此外，反相器INV1b及INV3b也可以与晶体管Tr1b～Tr3b同样地，在电压VTb下，基于被输入到输入端的信号来切换从输出端输出的信号。更具体来说，反相器INV1b及INV3b也可以在输入端被输入“L”电平时，从输出端输出“H”电平，在输入端被输入“H”电平时，从输出端输出“L”电平。
2.2关于电源保护电路的动作
接下来，对第2实施方式的半导体装置的电源保护电路的动作进行说明。
图14是用来对第2实施方式的电源保护电路的动作进行说明的时序图。图14中作为一例而示意性地表示电涌产生时与恒定地供给电源时电源保护电路13的动作。
如图14所示，时刻T10之前的动作与第1实施方式相同，因此省略说明。
在时刻T10，因为产生了电涌，所以焊垫P1的电压急剧地上升后，逐渐接近电压VSS。节点N1与电涌相应地被充入电容器C1的电荷，因此电压缓慢上升，但伴随焊垫P1的电压减小而再次减小。因此，节点N1在电涌产生时动作期间保持为“L”电平。
反相器INV1b随之对节点N2输出“H”电平。因此，从反相器INV1b输出的“H”电平被输入到晶体管Tr1b的栅极及反相器INV3b的输入端。
反相器INV3b通过被输入“H”电平而输出“L”电平。从反相器INV3b输出的“L”电平被输入到晶体管Tr2b的栅极，使晶体管Tr2b成为接通状态。
另外，晶体管Tr1b通过被输入“H”电平而成为接通状态。节点N5的电压通过与节点N6及焊垫P2电连接而追随于节点N6的动作。然而，节点N5的电压大小处于电压VSS及电压VDD之间，能使晶体管Tr3b成为接通状态。也就是说，节点N5成为“L”电平。
这样一来，通过在电涌产生时动作期间使晶体管Tr2b及Tr3b均保持接通状态，而接通电流Is以晶体管Tr2b及Tr3b为电流路径，从焊垫P1朝向焊垫P2流动。
另一方面，在正常时动作期间，节点N1伴随电容器C1被充分充电而达到电压VDD。也就是说，节点N1成为“H”电平。
当节点N1成为“H”电平时，反相器INV1b输出“L”电平。因此，从反相器INV1b输出的“L”电平被输入到晶体管Tr1b的栅极及反相器INV3b的输入端。
反相器INV3b通过被输入“L”电平而输出“H”电平。从反相器INV3b输出的“H”电平被输入到晶体管Tr2b的栅极，使晶体管Tr2b成为断开状态。
晶体管Tr1b通过被输入“L”电平而成为断开状态，节点N5从焊垫P2被电切断，但仍保持经由电阻R2b与节点N6连接的状态。这时，节点N5及N6的电压成为电压V2。电压V2的大小处于电压VDD及VSS之间，例如大于电压VTb(“H”电平)。在晶体管Tr2b及Tr3b的栅极尺寸同等时，电压V2例如成为VDD/2左右。因此，晶体管Tr3b成为断开状态。
通过以如上方式进行动作，在电源保护电路13中，在正常时动作期间，晶体管Tr2b及Tr3b均成为断开状态，由此不流动接通电流Is。另外，节点N5及N6的电压被维持为电压V2。
2.3本实施方式的效果
根据第2实施方式，晶体管Tr1b的第1端连接在焊垫P2，第2端连接在节点N5，栅极连接在节点N2。节点N2在节点N1为“L”电平时成为“H”电平，在节点N1为“H”电平时成为“L”电平。也就是说，晶体管Tr1b在节点N1为“L”电平时，通过对栅极输入“H”电平而成为接通状态。由此，在电涌产生时动作期间，将节点N5电连接于焊垫P2。因此，能够对晶体管Tr3b的栅极输入“L”电平，使晶体管Tr3b成为接通状态。另一方面，在节点N1为“H”电平时，通过对晶体管Tr1b的栅极输入“L”电平，而成为断开状态。由此，在正常时动作期间，节点N5从焊垫P2被电切断。因此，能够对晶体管Tr3b的栅极输入“H”电平，使晶体管Tr3b成为断开状态。
另外，电阻R2b将节点N5与节点N6电连接。由此，在正常时动作期间，节点N5的电压被维持为节点N6的电压。节点N6为晶体管Tr2b及Tr3b的中间节点，因此成为电压VDD及电压VSS的中间电位也就是电压V2。因此，能够使晶体管Tr3b的栅极及背栅极成为电压V2。
另外，反相器INV3b包含连接在节点N2的输入端和连接在晶体管Tr2b的栅极的输出端。由此，反相器INV3b在节点N1为“L”电平时输出“L”电平，在节点N1为“H”电平时输出“H”电平。因此，在电涌产生时动作期间，能够使晶体管Tr2b成为接通状态，在正常时动作期间，能够使晶体管Tr2b成为断开状态。
因此，在使流通接通电流Is的晶体管的极性为p信道的情况下，也能够使晶体管Tr2b及Tr3b与第1实施方式同样地进行动作。因此，能够产生与第1实施方式相同的效果。
2.4第2实施方式的变化例
此外，第2实施方式的半导体装置并不限定于所述例，能够应用各种变化。
2.4.1第1变化例
例如，电源保护电路13也可以包含晶体管来代替电阻R2b。
图15是表示第2实施方式的第1变化例的电源保护电路的构成的电路图。如图15所示，晶体管Tr4b包含连接在节点N5的第1端、连接在节点N6的第2端及连接在节点N2的栅极。晶体管Tr4b例如具有p信道极性。
晶体管Tr4b在对节点N2供给“H”电平时，也就是在电涌产生时动作期间，成为断开状态。由此，能够将节点N5从节点N6电切断，使供给到晶体管Tr3b的电压更加稳定。另外，晶体管Tr4b在对节点N2供给“L”电平时，也就是在正常时动作期间，成为接通状态。由此，能够在晶体管Tr3b中未流通接通电流Is时将节点N5电连接于节点N6。因此，能够将晶体管Tr3b的栅极的电位维持为焊垫P1及P2的中间电位V2，进而，能够减少漏电流。
2.4.2第2变化例
另外，电源保护电路13中，作为触发电路，不限定于具有基于RC时间常数的计时器功能，也可以包含不具有计时器功能的其它触发电路。图16、图17及图18是表示第2实施方式的第2变化例的电源保护电路的构成的电路图。
在图16中，表示使用串联连接的多个二极管D1来代替电容器C1的例子。如图16所示，多个二极管D1包含连接在节点N1的输入端(阳极)和连接在焊垫P2的输出端(阴极)。多个二极管D1例如设定为，当焊垫P1的电压上升到必须使接通电流Is流动来保护内部电路14不受ESD损害的程度时，成为接通状态。
通过以此种方式构成，当多个二极管D1成为接通状态时，节点N1的电压因电阻R1所产生的电压下降而降低，成为“L”电平。由此，能够使晶体管Tr2b及Tr3b成为接通状态，从而使接通电流Is流动。另外，当焊垫P1的电压回到正常的动作范围时，多个二极管D1成为断开状态。因此，电阻R1所产生的电压下降基本消失，节点N1的电压成为“H”电平。由此，能够使接通电流Is停止。
在图17中，表示使用稳压二极管D2来代替电容器C1的例子。如图17所示，稳压二极管D2包含连接在节点N1的输入端(阴极)和连接在焊垫P2的输出端(阳极)。稳压二极管D2例如设定为，当焊垫P1的电压上升到必须使接通电流Is流动来保护内部电路14不受ESD损害的程度时，成为降伏状态。
通过以此种方式构成，当稳压二极管D2成为降伏状态时，节点N1的电压因电阻R1所产生的电压下降而降低，成为“L”电平。由此，能够使晶体管Tr2b及Tr3b成为接通状态，从而使接通电流Is流动。另外，当焊垫P1的电压回到正常的动作范围时，稳压二极管D2从降伏状态恢复。因此，电阻R1所产生的电压下降基本消失，节点N1的电压成为“H”电平。由此，能够使接通电流Is停止。
在图18中，表示使用晶体管Tr5及电阻R3来代替电容器C1的例子。如图18所示，晶体管Tr5包含连接在节点N1的第1端和连接在焊垫P2的第2端。电阻R3包含连接在晶体管Tr5的栅极的第1端和连接在焊垫P2的第2端。晶体管Tr5与图17中的稳压二极管D2同样地例如设定为，当焊垫P1的电压上升到必须使接通电流Is流动来保护内部电路14不受ESD损害的程度时，成为降伏状态。
通过以此种方式构成，当晶体管Tr5成为降伏状态时，节点N1的电压因电阻R1所产生的电压下降而降低，成为“L”电平。由此，能够使晶体管Tr2b及Tr3b成为接通状态，从而使接通电流Is流动。另外，当焊垫P1的电压回到正常的动作范围时，晶体管Tr5从降伏状态恢复。因此，电阻R1所产生的电压下降基本消失，节点N1的电压成为“H”电平。由此，能够使接通电流Is停止。
2.4.3第3变化例
另外，例如电源保护电路13也能以相对于焊垫P1及P2成为反方向的方式设置RC计时器。
图19是表示第2实施方式的第3变化例的电源保护电路的构成的电路图。在图19中，表示使用电容器C1a及电阻R1a来代替电阻R1及电容器C1的例子。
如图19所示，电容器C1a包含连接在焊垫P1的第1端和连接在节点N1的第2端。电阻R1a包含连接在节点N1的第1端和连接在焊垫P2的第2端。电阻R1及电容器C1作为RC计时器而发挥功能，基于根据各自的电阻值及电容所决定的时间常数来进行动作。具体来说，节点N1的电压伴随基于该时间常数的时间延迟而追随于焊垫P2的电压。
另外，在第2实施方式的第3变化例中，电源保护电路13还包含反相器INV2b。反相器INV2b的输入端及输出端分别连接在反相器INV1b的输出端及节点N2。
图20是表示第2实施方式的第3变化例的电源保护电路的动作的时序图。
如图20所示，在时刻T10产生电涌。由此，焊垫P1的电压急剧地上升后，逐渐接近电压VSS。节点N1追随焊垫P1的电压上升。因此，节点N1在电涌产生时动作期间保持为“H”电平。反相器INV1b随之输出“L”电平，反相器INV2b随之输出“H”电平。从反相器INV2b输出的“H”电平被输入到晶体管Tr1b的栅极及反相器INV3b的输入端。
由此，晶通过使体管Tr2b及Tr3b均成为接通状态，而接通电流Is以晶体管Tr2b及Tr3b为电流路径，从焊垫P1朝向焊垫P2流动。此外，晶体管Tr1b～3b及反相器INV3b以后的动作与第2实施方式的图14相同，因此省略说明。
通过以如上方式进行动作，电源保护电路13在电涌产生时动作期间使接通电流Is流动后停止。
在正常时动作期间，节点N1的电压成为电压VSS。也就是说，节点N1在正常时动作期间，成为“L”电平。由此，反相器INV1b输出“H”电平，反相器INV2b输出“L”电平。因此，从反相器INV2b输出的“L”电平被输入到晶体管Tr1b的栅极及反相器INV3b的输入端。
由此，晶体管Tr2b及Tr3b均成为断开状态，接通电流Is不流动。此外，晶体管Tr1b～3b及反相器INV3b以后的动作与第2实施方式的图14相同，因此省略说明。
通过以如上方式进行动作，在电源保护电路13中，在正常时动作期间接通电流Is不流动。另外，节点N5及N6的电压被维持为电压V2。
这样一来，即便在将RC计时器安装为反方向的情况下，也能够对晶体管Tr2b及Tr3b输入与第2实施方式相同的信号。因此，能够产生与第2实施方式相同的效果。
此外，本变化例也能够同样地应用于第2变化例。也就是说，作为触发电路，不限定于具有基于RC时间常数的计时器功能，不具有计时器功能的其它触发电路也能够反方向地安装。具体来说，在本变化例的图19中，也可以构成为包含多个二极管、稳压二极管及晶体管来代替电容器C1a。在该情况下也能够产生与本变化例相同的效果。
5.其它
此外，在各实施方式及各变化例中，也能够应用以下事项。
例如，对在第1实施方式的晶体管Tr3及第2实施方式的第3变化例的晶体管Tr2b串联连接3级反相器的例子进行了说明，但并不限定于此。例如，可在第1实施方式的晶体管Tr3及第2实施方式的第3变化例的晶体管Tr2b串联连接任意奇数级反相器。
另外，对在第1实施方式的第3变化例的晶体管Tr3及第2实施方式的晶体管Tr2b串联连接2级反相器的例子进行了说明，但并不限定于此。例如，可在第1实施方式的第3变化例的晶体管Tr3及第2实施方式的晶体管Tr2b串联连接任意偶数级反相器。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨内，并且包含在权利要求书所记载的发明及与其均等的范围内。

Claims (18)

1.一种电源保护电路，其特征在于包括：
第1焊垫，被供给第1电压；
第2焊垫，被供给不同于所述第1电压的第2电压；
第1晶体管，包含电连接在所述第1焊垫的第1端、电连接在第1节点的第2端及背栅极和电连接在第2节点的栅极；
第2晶体管，包含电连接在所述第1节点的第1端和电连接在所述第2焊垫的第2端及背栅极；以及
开关电路，当所述第2晶体管的栅极被输入第1逻辑信号时，将所述第2节点与所述第1焊垫电连接，当所述第2晶体管的栅极被输入具有与所述第1逻辑信号互为反相的逻辑电平的第2逻辑信号时，将所述第2节点从所述第1焊垫电切断并与所述第1节点电连接。
2.根据权利要求1所述的电源保护电路，其特征在于：所述第1晶体管及所述第2晶体管具有相同极性。
3.根据权利要求2所述的电源保护电路，其特征在于：所述开关电路包含第3晶体管，所述第3晶体管包含电连接在所述第1焊垫的第1端和电连接在所述第2节点的第2端，且具有与所述第1晶体管及所述第2晶体管互不相同的极性。
4.根据权利要求3所述的电源保护电路，其特征在于：对所述第3晶体管的栅极输入与被输入到所述第2晶体管的栅极的逻辑信号互为反相的逻辑信号。
5.根据权利要求4所述的电源保护电路，其特征在于：所述开关电路还包含第1电阻，所述第1电阻包含电连接在所述第1节点的第1端和电连接在所述第2节点的第2端。
6.根据权利要求4所述的电源保护电路，其特征在于：所述开关电路还包含第4晶体管，所述第4晶体管包含电连接在所述第1节点的第1端、电连接在所述第2节点的第2端和电连接在所述第3晶体管栅极的栅极。
7.根据权利要求6所述的电源保护电路，其特征在于：所述第4晶体管具有与所述第3晶体管互不相同的极性。
8.根据权利要求1所述的电源保护电路，其特征在于：所述第1电压大于所述第2电压。
9.根据权利要求1所述的电源保护电路，其特征在于：所述第1电压小于所述第2电压。
10.根据权利要求3所述的电源保护电路，其特征在于还包括：
触发电路，电连接在所述第1焊垫与所述第2焊垫之间，且对第3节点输出触发信号；及
信号控制电路，根据所述触发信号的电压值是否超过某一阈值，而切换向所述第2晶体管的栅极及所述第3晶体管的栅极输入的逻辑信号的逻辑电平。
11.根据权利要求10所述的电源保护电路，其特征在于，
所述触发电路包括：
第2电阻，包含电连接在所述第1焊垫的第1端和电连接在所述第3节点的第2端；以及
电容器，包含电连接在所述第3节点的第1端和电连接在所述第2焊垫的第2端。
12.根据权利要求10所述的电源保护电路，其特征在于，
所述触发电路包括：
第2电阻，包含电连接在所述第1焊垫的第1端和电连接在所述第3节点的第2端；以及
第5晶体管，包含电连接在所述第3节点的第1端和电连接在所述第2焊垫的第2端及栅极。
13.根据权利要求10所述的电源保护电路，其特征在于，
所述触发电路包括：
第2电阻，包含电连接在所述第1焊垫的第1端和电连接在所述第3节点的第2端；以及
二极管，包含电连接在所述第3节点的第1端和电连接在所述第2焊垫的第2端。
14.根据权利要求13所述的电源保护电路，其特征在于：所述二极管包含稳压二极管。
15.根据权利要求10所述的电源保护电路，其特征在于，
所述触发电路包括：
电容器，包含电连接在所述第1焊垫的第1端和电连接在所述第3节点的第2端；以及
第2电阻，包含电连接在所述第3节点的第1端。
16.根据权利要求10所述的电源保护电路，其特征在于，
所述触发电路包括：
第6晶体管，包含电连接在所述第1焊垫的第1端及栅极和电连接在所述第3节点的第2端；以及
第2电阻，包含电连接在所述第3节点的第1端。
17.根据权利要求10所述的电源保护电路，其特征在于，
所述触发电路包括：
二极管，包含电连接在所述第1焊垫的第1端和电连接在所述第3节点的第2端；以及
第2电阻，包含电连接在所述第3节点的第1端。
18.根据权利要求17所述的电源保护电路，其特征在于：所述二极管包含稳压二极管。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7173915B2 (ja) * 2019-03-28 2022-11-16 ラピスセミコンダクタ株式会社 電源回路
US11705725B2 (en) 2019-11-01 2023-07-18 Richwave Technology Corp. Integrated circuit with electrostatic discharge protection
TWI739629B (zh) * 2019-11-01 2021-09-11 立積電子股份有限公司 具有靜電放電保護機制的積體電路
KR102161796B1 (ko) * 2020-03-02 2020-10-05 주식회사 아나패스 전기적 스트레스 보호회로 및 이를 포함하는 전자 장치
CN114336559B (zh) * 2020-09-30 2023-05-26 中芯国际集成电路制造(深圳)有限公司 静电放电电路
TWI733599B (zh) * 2020-10-08 2021-07-11 瑞昱半導體股份有限公司 具有防止誤觸發機制的靜電防護電路
TWI739667B (zh) * 2020-11-18 2021-09-11 瑞昱半導體股份有限公司 具有延長放電時間機制的靜電防護電路
JP2023062715A (ja) 2021-10-22 2023-05-09 株式会社東芝 集積回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104242282A (zh) * 2013-06-12 2014-12-24 株式会社东芝 静电保护电路
JP2015103689A (ja) * 2013-11-26 2015-06-04 エーシーテクノロジーズ株式会社 静電保護回路
JP2016035958A (ja) * 2014-08-01 2016-03-17 ソニー株式会社 保護素子、保護回路及び半導体集積回路
JP6056342B2 (ja) * 2012-10-03 2017-01-11 株式会社ソシオネクスト 保護回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959820A (en) * 1998-04-23 1999-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Cascode LVTSCR and ESD protection circuit
JP4282581B2 (ja) * 2004-09-29 2009-06-24 株式会社東芝 静電保護回路
JP2007067095A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 静電保護回路
US8064175B2 (en) * 2005-09-15 2011-11-22 Rambus Inc. Power supply shunt
US8373956B2 (en) * 2010-11-11 2013-02-12 International Business Machines Corporation Low leakage electrostatic discharge protection circuit
CN103022996B (zh) * 2011-09-21 2015-02-11 中芯国际集成电路制造(北京)有限公司 静电放电保护电路和静电放电保护方法
US8773826B2 (en) * 2012-08-29 2014-07-08 Amazing Microelectronic Corp. Power-rail electro-static discharge (ESD) clamp circuit
JP2016021536A (ja) * 2014-07-15 2016-02-04 株式会社東芝 静電気保護回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6056342B2 (ja) * 2012-10-03 2017-01-11 株式会社ソシオネクスト 保護回路
CN104242282A (zh) * 2013-06-12 2014-12-24 株式会社东芝 静电保护电路
JP2015103689A (ja) * 2013-11-26 2015-06-04 エーシーテクノロジーズ株式会社 静電保護回路
JP2016035958A (ja) * 2014-08-01 2016-03-17 ソニー株式会社 保護素子、保護回路及び半導体集積回路

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