CN103022996B

CN103022996B - 静电放电保护电路和静电放电保护方法

Info

Publication number: CN103022996B
Application number: CN201110281322.4A
Authority: CN
Inventors: 朱恺; 程惠娟; 陈捷; 郭之光; 李宏伟
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2011-09-21
Filing date: 2011-09-21
Publication date: 2015-02-11
Anticipated expiration: 2031-09-21
Also published as: US8767359B2; CN103022996A; US20130070376A1

Abstract

本发明涉及静电放电(ESD)保护电路和ESD保护方法。ESD保护电路包括由依次串联在地电位和电源电位之间的第一和第二NMOS晶体管构成的静电放电通道；ESD事件检测单元；连接在ESD事件检测单元的输出端和第一晶体管的栅极之间的第一驱动单元；和连接在ESD事件检测单元的输出端和第二晶体管的栅极之间的第二驱动单元。第一和第二驱动单元在ESD事件期间分别使第一和第二晶体管导通，而在未发生ESD事件的期间分别使第一和第二晶体管关断。根据本发明的ESD保护电路可以采用安全工作电压较小的两个串联的晶体管来代替安全工作电压较大的单个晶体管作为静电放电通道，由于安全工作电压较小的晶体管具有更好的电流性能，从而能够大大节约芯片面积。

Description

静电放电保护电路和静电放电保护方法

技术领域

本发明一般地涉及半导体集成电路(IC)，特别涉及IC中的静电放电(ESD)保护电路和静电放电保护方法。

背景技术

随着半导体器件的几何尺寸不断减小，它们变得很容易被静电损坏。因此，对IC芯片的ESD保护变得越来越重要。

图1示出了现有技术中常见的一种ESD保护电路100。在图1中，具有较大宽长比的NMOS晶体管110连接在电源(V_CC)和地(V_SS)之间，作为静电放电通道，用于释放瞬时的ESD电流并对芯片中工作电路的电压进行箝位。串联的电阻器120和电容器130构成RC鉴频电路，用于检测电源和地之间的ESD事件的发生。级联的三个反相器140、150和160构成反相器链，其转换电阻器120和电容器130之间的节点N1的电压，以驱动NMOS晶体管110的栅极。当发生ESD事件(出现ESD脉冲)时，由于ESD脉冲的上升时间很短(例如，10ns左右)，其高频特性使得RC鉴频电路被激活，节点N1的电压为低，通过反相器链使得晶体管110的栅极电压为高，从而晶体管110导通，释放ESD电流。在芯片正常运行期间，RC鉴频电路不被激活，节点N1的电压为高，通过反相器链使得晶体管110的栅极电压为低，从而晶体管110关断。同样，当芯片加电时，由于电压上升较慢，RC鉴频电路不被激活，从而使得晶体管110关断。这样，图1的电路100可以实现对芯片的ESD保护。

在实际中实现图1的电路时，为了保证晶体管110的寿命和安全，晶体管110的安全工作电压V_SW应当大于或等于芯片的电源电压V_CC。这里，晶体管的安全工作电压V_SW指的是，晶体管能够长期稳定工作所承受的最大电压。这是晶体管自身的属性。换言之，当施加在晶体管的栅极、源极、漏极中任意二者之间的电压超过该晶体管的安全工作电压时，该晶体管将无法长期稳定地工作。例如，作为I/O器件的晶体管的V_SW可以是1.8V、3.3V、5V等等。然而，当电源电压V_CC较大(例如，V_CC＝5V)时，满足相应的V_SW要求的晶体管110(例如，V_SW为5V的晶体管)的电流性能往往较差，即，晶体管的单位面积的沟道能够提供的电流较小。这时，为了提供足够的ESD电流，晶体管110必须具有很大的面积，导致芯片面积太大，这是不希望的。

发明内容

为此，发明人提供了一种新的ESD保护的技术方案，以节省芯片面积，同时仍能提供足够的ESD电流，从而解决现有技术中的上述问题。

根据本发明的第一方面，提供了一种静电放电(ESD)保护电路，包括：静电放电单元，包括第一晶体管和第二晶体管，第一晶体管和第二晶体管串联连接在第一电位和第二电位之间以形成静电放电通道，其中，第一电位低于第二电位，第一晶体管和第二晶体管均为NMOS晶体管，第一晶体管的源极连接到第一电位，第二晶体管的漏极连接到第二电位；ESD事件检测单元；第一驱动单元，连接在ESD事件检测单元的输出端和第一晶体管的栅极之间，在ESD事件期间，第一驱动单元使第一晶体管导通，而在未发生ESD事件的期间，第一驱动单元使第一晶体管关断；第二驱动单元，连接在ESD事件检测单元的输出端和第二晶体管的栅极之间，在ESD事件期间，第二驱动单元使第二晶体管导通，而在未发生ESD事件的期间，第二驱动单元使第二晶体管关断。

可选地，第一晶体管和第二晶体管的安全工作电压都小于第二电位与第一电位的电压差。

可选地，当第二晶体管关断时，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。

可选地，第二驱动单元包括：压控开关单元，连接在第二电位和第二晶体管的栅极之间，其控制端连接到ESD事件检测单元的输出端，其中该压控开关单元在ESD事件期间导通，而在未发生ESD事件的期间关断；第一分压单元，第一分压单元的第一端连接到第二晶体管的栅极，第二端连接到第一电位；以及第二分压单元，第二分压单元的第一端连接到第二电位，第二端连接到第二晶体管的栅极。

可选地，在未发生ESD事件的期间，第一分压单元具有第一等效电阻，第二分压单元具有第二等效电阻，第一等效电阻和第二等效电阻被选择为使得在未发生ESD事件的期间，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。

可选地，第一等效电阻与第二等效电阻之和大于5MΩ。

可选地，第一驱动单元为单个反相器或级联的奇数个反相器。

可选地，所述压控开关单元为PMOS晶体管，其栅极连接到ESD事件检测单元的输出端，源极连接到第二电位，漏极连接到第二晶体管的栅极。

可选地，第一分压单元由一个或多个串联的NMOS晶体管构成，每个NMOS晶体管的栅极均连接到ESD事件检测单元的输出端。

可选地，第二分压单元包括第三晶体管，其中，第三晶体管为PMOS晶体管，其栅极连接到第一电位，源极连接到第二电位，漏极连接到第二晶体管的栅极。

可选地，第二分压单元还包括第一电阻单元，第一电阻单元连接在第三晶体管的栅极和第一电位之间。

可选地，第一电阻单元是栅极接高电压的NMOS晶体管。

可选地，ESD事件检测单元包括串联的滤波电阻器和滤波电容器，所述滤波电阻器的一端与所述滤波电容器的一端相连作为所述ESD事件检测单元的输出端，而所述滤波电阻器和所述滤波电容器的另一端分别与第二电位和第一电位连接。

可选地，所述ESD保护电路还包括：由至少一个反相器构成的第三驱动单元，该第三驱动单元的输入端连接到所述ESD事件检测单元的输出端，该第三驱动单元的输出端连接到第一驱动单元的输入端和第二驱动单元的输入端。

根据本发明的第二方面，提供一种静电放电(ESD)保护方法，其中，由串联连接在第一电位和第二电位之间的第一晶体管和第二晶体管形成静电放电通道，第一电位低于第二电位，第一晶体管和第二晶体管均为NMOS晶体管，第一晶体管的源极连接到第一电位，第二晶体管的漏极连接到第二电位，所述方法包括：检测ESD事件，并输出控制信号；以及基于所述控制信号，在ESD事件期间，使第一晶体管和第二晶体管导通，而在未发生ESD事件的期间，使第一晶体管和第二晶体管关断。

可选地，第一晶体管和第二晶体管分别由不同的驱动电路来控制。

可选地，利用连接在第二电位和第二晶体管的栅极之间的压控开关单元来控制第二晶体管的导通和关断。

可选地，所述ESD保护方法还包括：在未发生ESD事件的期间控制第二晶体管的栅极电压，以使得第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。

可选地，在未发生ESD事件的期间控制第二晶体管的栅极电压的步骤包括：设置第一分压单元和第二分压单元，其中第一分压单元的第一端连接到第二晶体管的栅极，第二端连接到第一电位，第二分压单元的第一端连接到第二电位，第二端连接到第二晶体管的栅极；以及选择第一分压单元和第二分压单元在未发生ESD事件的期间的等效电阻，以使得在未发生ESD事件的期间，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。

可选地，第一分压单元和第二分压单元的等效电阻之和大于5MΩ。

可选地，检测ESD事件，并输出控制信号的步骤包括：设置串联的滤波电阻器和滤波电容器，所述滤波电阻器的一端与所述滤波电容器的一端相连作为公共端，而所述滤波电阻器和所述滤波电容器的的另一端分别与第二电位和第一电位连接；以及将所述公共端的电压设置为控制信号。

本发明的一个优点在于，利用本发明的ESD保护电路和保护方法，能够节省芯片面积，同时仍能提供足够的ESD电流。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本发明的实施例，并且连同描述一起用于解释本发明的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：

图1示出现有技术中的一种ESD保护电路。

图2是根据本发明的一个实施例的ESD保护电路的示意性框图。

图3是根据本发明的一个实施例的ESD保护电路的示意性框图。

图4是根据本发明的一个实施例的ESD保护电路的具体示例的电路图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图2示出根据本发明的一个实施例的ESD保护电路200的示意性框图。

ESD保护电路200可以包括静电放电单元230、ESD事件检测单元240、第一驱动单元250和第二驱动单元260。

静电放电单元230可以包括第一晶体管210和第二晶体管220。优选地，它们都是NMOS晶体管。第一和第二晶体管210和220串联连接在第一电位V1和第二电位V2之间以形成静电放电通道。具体而言，第一晶体管210的源极连接到V1，第一晶体管210的漏极连接到第二晶体管220的源极，而第二晶体管220的漏极连接到V2。第一电位V1和第二电位V2为芯片供电，其中V1低于V2。优选地，第一电位V1为地(V_SS)，第二电位V2为电源电压(V_CC)。然而，V1和V2也可以是其它任何适当的电压。

ESD事件检测单元240用于检测ESD事件的发生，以输出相应的信号给第一驱动单元250和第二驱动单元260。具体地，当发生ESD事件和未发生ESD事件时，ESD事件检测单元240可以分别输出不同的电压。ESD事件检测单元240可以采用如图1所示的RC鉴频电路的形式，或者也可以采用别的任何适当的形式。例如，ESD事件检测单元240可以是由串联的两个电阻器构成的分压器，从两个电阻器的公共端点输出的电压取决于V1与V2之间的电压差。由于ESD脉冲的电压高于芯片正常运行时的电源电压，通过调节两个电阻器的阻值，可以使得当发生ESD事件和未发生ESD事件时，该公共端点分别输出不同的电压以控制210和220的导通和关断。

第一驱动单元250连接在ESD事件检测单元240的输出端和第一晶体管210的栅极之间，以便根据ESD事件检测单元240输出的信号来控制第一晶体管210的导通和关断。在ESD事件期间，第一驱动单元250使第一晶体管210导通，而在未发生ESD事件的期间，第一驱动单元250使第一晶体管210关断。优选地，第一驱动单元250可以是单个反相器或级联的多个反相器。

第二驱动单元260连接在ESD事件检测单元240的输出端和第二晶体管220的栅极之间，以便根据ESD事件检测单元240输出的信号来控制第二晶体管220的导通和关断。在ESD事件期间，第二驱动单元260使第二晶体管220导通，而在未发生ESD事件的期间，第二驱动单元260使第二晶体管220关断。

可选地，在ESD事件检测单元240之后可以设置第三驱动单元(未示出)，用于对ESD事件检测单元240输出的信号进行处理(例如，放大、反相，等等)，使其更适合被输入到第一和第二驱动单元250和260中。

如在背景技术中提到的，图1中的ESD保护电路在V_CC较大的情况下会导致晶体管110的面积太大，这是不希望出现的情况。而图2中的ESD保护电路采用两个NMOS晶体管串联来形成静电放电通道，其每个晶体管210或220承受的电压较小，因而可以采用安全工作电压V_SW较低的晶体管来实现。更具体地，第一晶体管210和第二晶体管220的安全工作电压V_SW均可以小于第二电位V2与第一电位V1的电压差。例如，当V_CC＝5V，V_SS＝0时，可以用两个V_SW＝3.3V的晶体管串联在V_CC和V_SS之间以形成静电放电通道。这样的晶体管通常可以具有较薄的栅极氧化层。从而，虽然其安全工作电压较低，但是通常具有更好的电流性能。换言之，晶体管210和220可以用小得多的面积提供足够的ESD电流，从而能够大大节省芯片面积。

进一步地，在图2示出的ESD保护电路中，第二驱动单元260可以优选被配置为使得当第二晶体管220处于关断状态时，第二电位V2与第二晶体管220的栅极电压之差小于或等于第二晶体管220的安全工作电压。即，使得第二晶体管220的漏极与栅极的电压差小于或等于其安全工作电压，从而确保第二晶体管220能够长期稳定地工作。第二驱动单元260通过控制其输出的电压来实现这一目标。

图3是根据本发明的一个实施例的ESD保护电路300的示意性框图，其中示出了第二驱动单元260的一种示例性结构。

为了简要，图3中与图2相同的部分不再详细描述。在图3中，第二驱动单元260可以包括压控开关单元310、第一分压单元320和第二分压单元330。

压控开关单元310连接在V2和第二晶体管220的栅极之间，并且其控制端G1连接到ESD事件检测单元240的输出端，从而根据ESD事件检测单元240输出的信号来控制其通断。更具体地，压控开关单元310在ESD事件期间导通，而在未发生ESD事件的期间关断。

第一分压单元320的第一端连接到第二晶体管220的栅极，第二端连接到V1。第二分压单元330的第一端连接到V2，第二端也连接到第二晶体管220的栅极。

下面参考图3描述该实施例中的ESD保护电路的工作。

当发生ESD事件时，第一驱动单元250输出高电压，使得第一晶体管210导通。同时，压控开关单元310导通，使得第二分压单元330被短路。这时，节点N3的电压为高，使得第二晶体管220导通。由此，导通的第一和第二晶体管210和220提供ESD电流，从而起到保护芯片的作用。

在芯片加电时或正常运行期间，如果未发生ESD事件，第一驱动单元250输出低电压，使得第一晶体管210关断。同时，压控开关单元310也关断。这时，第一分压单元320和第二分压单元330串联在V1和V2之间以实现分压的功能。假设第一和第二分压单元320和330分别具有第一等效电阻R1和第二等效电阻R2，则优选地，可以选择R1与R2之比以使得V2与节点N3处的电压之差小于或等于第二晶体管220的安全工作电压，从而确保第二晶体管220在关断状态下的安全。R1和R2的大小可以根据需要进行选择，它们的值将影响节点N3处的电压以及流经第一和第二分压单元320和330的电流。优选地，可以选择R1与R2之和以使得在芯片正常运行期间流经第一和第二分压单元320和330的电流小于1μA，从而降低功耗。例如，在V2与V1的电压差为5V的情况下，当R1与R2之和大于5MΩ时，流经分压单元320和330的电流将小于1μA。

下面参照图4进行描述。图4是根据本发明的一个实施例的ESD保护电路的具体示例400的电路图。

如图4所示，串联的滤波电阻器410和滤波电容器420构成了ESD事件检测单元，其对应于图2和图3中的ESD事件检测单元240。滤波电阻器410的一端与滤波电容器420的一端相连作为ESD事件检测单元的输出端N1，而滤波电阻器410和滤波电容器420的另一端分别与第二电位V2和第一电位V1连接。

可选地，电路400可以具有反相器430和440，它们对应于在上面参照图2进行描述时提到的第三驱动单元。其中，ESD事件检测单元的输出端N1连接到反相器430的输入端，反相器430的输出端又连接到反相器440的输入端。需要注意的是，这里示出的结构仅仅是示例而非限制，实际上，第三驱动单元不限于反相器链，其中反相器的数目也不限于两个，而是可以取决于ESD事件检测单元的输出而加以选择。例如，对于图4示出的配置，第三驱动单元中的反相器数目可以是任意偶数；而如果将滤波电阻器410和滤波电容器420的位置调换，则第三驱动单元中的反相器数目可以是任意奇数。

反相器440的输出端N2连接到反相器450的输入端，并且还连接到PMOS晶体管460的栅极，以及串联的一个或多个NMOS晶体管470的栅极。在V2和节点N3之间连接有第三晶体管480，其栅极可选地通过电阻单元490而连接到V1，从而始终处于低电位。优选地，电阻单元490可以是栅极接高电压的NMOS晶体管。这里，反相器450对应于图2和图3中的第一驱动单元250，PMOS晶体管460对应于图3中的压控开关单元310，一个或多个NMOS晶体管470对应于图3中的第一分压单元320，而第三晶体管480和可选的电阻单元490对应于图3中的第二分压单元330。优选地，每个NMOS晶体管470和第三晶体管480的沟道宽长比(W/L)可被选择为足够小以具有大的等效电阻，从而减小在芯片正常运行期间流经它们的电流(例如，小于1μA)。

与图2和图3相同，第一和第二晶体管210和220串联在V1和V2之间，其中V1为低电位，V2为高电位。反相器450的输出端连接到第一晶体管210的栅极，而节点N3连接到第二晶体管220的栅极。

接下来结合图4描述该ESD保护电路的工作。为了方便描述，假设V1＝V_SS＝0V，而V2＝V_CC＝5V。

当发生ESD事件时，高频的ESD脉冲使得节点N1的电压为低，经过反相器430和440，节点N2的电压为低，从而反相器450输出的电压为高。因此，第一晶体管210导通。同时，由于节点N2的电压为低，PMOS晶体管460导通，各NMOS晶体管470均关断，使得节点N3的电压为高。因此，第二晶体管220具有足够的驱动电压，从而导通。通过适当选择PMOS晶体管460的尺寸，可以调整第二晶体管220的开启速度。通常，PMOS晶体管460的尺寸可以被选择为与反相器450中的PMOS晶体管相当。导通的第一和第二晶体管210和220提供足够的静电放电电流，从而起到保护芯片的作用。

在芯片加电时或正常运行期间，当未发生ESD事件时，节点N1的电压为高，经过反相器430和440，节点N2的电压为高，从而反相器450输出的电压为低。因此，第一晶体管210关断。同时，由于节点N2的电压为高，PMOS晶体管460关断，各NMOS晶体管470均导通，第三晶体管480由于栅极接地也是导通的。从而，第三晶体管480和各NMOS晶体管470串联在V_CC(5V)与V_SS(0V)之间进行分压。选择第三晶体管480和各NMOS晶体管470的宽长比，使得节点N2的电压在3.3V左右。这时，第一晶体管210与第二晶体管220之间的点N4的电压会上升到2.5V左右，第一和第二晶体管210和220都被关断，并且，二者都足够安全。注意，该例子中给出的电压值仅仅是示例，实际中可以根据需要选择器件的参数以获得任何所期望的结果。

由上面参照图2-4的描述可以看出，通过采用两个串联的具有较低安全工作电压的晶体管210和220来代替图1中的晶体管110，可以用小得多的面积提供足够的ESD电流，从而能够大大节省芯片面积。进一步地，通过适当设计箝位晶体管的驱动电路，可以使得它们在发生ESD事件和未发生ESD事件期间均处于安全的偏置电压下，从而能够长期稳定地工作。

另外，参照图2-4的描述，可以提供一种ESD保护方法。为了实现该方法，如图2所示，由串联连接在第一电位V1和第二电位V2之间的第一晶体管210和第二晶体管220形成静电放电通道，其中V1低于V2。如图2所示的，第一晶体管210和第二晶体管220均为NMOS晶体管，并且第一晶体管210的源极连接到V1，第二晶体管220的漏极连接到V2。该方法可以包括：检测ESD事件，并输出控制信号；基于该控制信号，在ESD事件期间，使第一晶体管210和第二晶体管220导通，而在未发生ESD事件的期间，使第一晶体管210和第二晶体管220关断。该ESD保护方法的可选的进一步的细节可以从上面参考图2-4对ESD保护电路的工作的描述而得知，这里不再赘述。

至此，已经详细描述了根据本发明的ESD保护电路以及相应的ESD保护方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims

1.一种静电放电ESD保护电路，包括：

静电放电单元，包括第一晶体管和第二晶体管，第一晶体管和第二晶体管串联连接在第一电位和第二电位之间以形成静电放电通道，其中，第一电位低于第二电位，第一晶体管和第二晶体管均为NMOS晶体管，第一晶体管的源极连接到第一电位，第二晶体管的漏极连接到第二电位；

ESD事件检测单元；

第一驱动单元，连接在ESD事件检测单元的输出端和第一晶体管的栅极之间，在ESD事件期间，第一驱动单元使第一晶体管导通，而在未发生ESD事件的期间，第一驱动单元使第一晶体管关断；

第二驱动单元，连接在ESD事件检测单元的输出端和第二晶体管的栅极之间，在ESD事件期间，第二驱动单元使第二晶体管导通，而在未发生ESD事件的期间，第二驱动单元使第二晶体管关断，

其中，第二驱动单元包括：

压控开关单元，连接在第二电位和第二晶体管的栅极之间，其控制端连接到ESD事件检测单元的输出端，其中该压控开关单元在ESD事件期间导通，而在未发生ESD事件的期间关断；

第一分压单元，第一分压单元的第一端连接到第二晶体管的栅极，第二端连接到第一电位；以及

第二分压单元，第二分压单元的第一端连接到第二电位，第二端连接到第二晶体管的栅极。

2.如权利要求1所述的ESD保护电路，其中，

第一晶体管和第二晶体管的安全工作电压都小于第二电位与第一电位的电压差。

3.如权利要求1所述的ESD保护电路，其中，当第二晶体管关断时，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。

4.如权利要求1所述的ESD保护电路，其中，

在未发生ESD事件的期间，第一分压单元具有第一等效电阻，第二分压单元具有第二等效电阻，第一等效电阻和第二等效电阻被选择为使得在未发生ESD事件的期间，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。

5.如权利要求4所述的ESD保护电路，其中，

第一等效电阻与第二等效电阻之和大于5MΩ。

6.如权利要求1-5中任一项所述的ESD保护电路，其中，

第一驱动单元为单个反相器或级联的奇数个反相器。

7.如权利要求4或5所述的ESD保护电路，其中，

所述压控开关单元为PMOS晶体管，其栅极连接到ESD事件检测单元的输出端，源极连接到第二电位，漏极连接到第二晶体管的栅极。

8.如权利要求4或5所述的ESD保护电路，其中，

第一分压单元由一个或多个串联的NMOS晶体管构成，每个NMOS晶体管的栅极均连接到ESD事件检测单元的输出端。

9.如权利要求4或5所述的ESD保护电路，其中，

第二分压单元包括第三晶体管，其中，第三晶体管为PMOS晶体管，其栅极连接到第一电位，源极连接到第二电位，漏极连接到第二晶体管的栅极。

10.如权利要求9所述的ESD保护电路，其中，

第二分压单元还包括第一电阻单元，第一电阻单元连接在第三晶体管的栅极和第一电位之间。

11.如权利要求10所述的ESD保护电路，其中，

第一电阻单元是栅极接高电压的NMOS晶体管。

12.如权利要求1-5中任一项所述的ESD保护电路，其中，

ESD事件检测单元包括串联的滤波电阻器和滤波电容器，所述滤波电阻器的一端与所述滤波电容器的一端相连作为所述ESD事件检测单元的输出端，而所述滤波电阻器和所述滤波电容器的另一端分别与第二电位和第一电位连接。

13.如权利要求1-5中任一项所述的ESD保护电路，还包括：

由至少一个反相器构成的第三驱动单元，该第三驱动单元的输入端连接到所述ESD事件检测单元的输出端，该第三驱动单元的输出端连接到第一驱动单元的输入端和第二驱动单元的输入端。

14.一种静电放电ESD保护方法，其中，由串联连接在第一电位和第二电位之间的第一晶体管和第二晶体管形成静电放电通道，第一电位低于第二电位，第一晶体管和第二晶体管均为NMOS晶体管，第一晶体管的源极连接到第一电位，第二晶体管的漏极连接到第二电位，所述方法包括：

检测ESD事件，并输出控制信号；以及

基于所述控制信号，在ESD事件期间，使第一晶体管和第二晶体管导通，而在未发生ESD事件的期间，使第一晶体管和第二晶体管关断，

其中，在未发生ESD事件的期间控制第二晶体管的栅极电压的步骤包括：

设置第一分压单元和第二分压单元，其中第一分压单元的第一端连接到第二晶体管的栅极，第二端连接到第一电位，第二分压单元的第一端连接到第二电位，第二端连接到第二晶体管的栅极；以及

选择第一分压单元和第二分压单元在未发生ESD事件的期间的等效电阻，以使得在未发生ESD事件的期间，第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。

15.如权利要求14所述的ESD保护方法，其中，

16.如权利要求14所述的ESD保护方法，其中，第一晶体管和第二晶体管分别由不同的驱动电路来控制。

17.如权利要求14所述的ESD保护方法，其中，利用连接在第二电位和第二晶体管的栅极之间的压控开关单元来控制第二晶体管的导通和关断。

18.如权利要求14所述的ESD保护方法，还包括：

在未发生ESD事件的期间控制第二晶体管的栅极电压，以使得第二电位与第二晶体管的栅极电压之差小于或等于第二晶体管的安全工作电压。

19.如权利要求14所述的ESD保护方法，其中，

第一分压单元和第二分压单元的等效电阻之和大于5MΩ。

20.如权利要求14所述的ESD保护方法，其中，检测ESD事件，并输出控制信号的步骤包括：

设置串联的滤波电阻器和滤波电容器，所述滤波电阻器的一端与所述滤波电容器的一端相连作为公共端，而所述滤波电阻器和所述滤波电容器的另一端分别与第二电位和第一电位连接；以及

将所述公共端的电压设置为控制信号。