CN107894933B - 支持冷备份应用的cmos输出缓冲电路 - Google Patents

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Abstract

本申请揭示了一种支持冷备份应用的CMOS输出缓冲电路，属于集成电路I/O端口设计领域。该CMOS输出缓冲电路通过采用普通的PMOS和NMOS以及合理的电路设计，使得CMOS输出缓冲电路在实现I/O端口的冷备份的同时，避免了电源掉电过程中输出端口向电源漏电的可能性，提高了电路的使用安全。

Description

支持冷备份应用的CMOS输出缓冲电路
技术领域
本申请属于集成电路I/O端口设计领域，尤其涉及一种支持冷备份应用的CMOS输出电路。
背景技术
输入/输出(“I/O”)缓冲电路广泛应用于各种应用领域。输出缓冲电路通常是与外部总线（即公共的数字总线）相连，数字总线通常是由数据线和地址线等各种信号线组成的。这些数字总线连接了各种器件的I/O端口。
一种典型的CMOS输出缓冲电路通常由一个PMOS管和一个NMOS管组成，在正电源VDD（如5V或3.3V）和负电源GND（通常是0V）之间串联连接，见图1。PMOS管P0和NMOS管N0的栅极分别连接到内部电路。内部电路控制着两个MOS管的栅极电压，决定了它们的开关状态，导致了输出缓冲电路的三种状态。一种状态是PMOS管P0导通和NMOS管N0关闭，输出缓冲电路的输出端口out输出高电平到外部。第二种状态是NMOS管N0导通和PMOS管P0关闭，输出缓冲电路的输出端口out输出低电平到外部。第三种状态是高阻态，此时两个MOS管都处于关闭状态，在这种状态下，输出缓冲电路与外部总线开路。
除了与外部总线通讯外，CMOS输出缓冲电路还通常有其他功能。一种功能是保护内部电路免受静电放电（ESD）损伤。一般来讲，静电可能来自于人，当一个人拿着电子设备，静电电荷可以传输到电路内部，损伤电路上的MOS管等器件。解决静电损伤问题的一种常用方法是把输出缓冲电路的尺寸做大，减小静电放电时的导通电阻，让静电迅速泄放到VDD、GND或其他I/O端口。
当一个连接外部总线的电路处于“冷备份”状态，即没有加电的状态时，冷备份的电路必须使与外部总线连接的端口保持高阻态，避免从外部总线上灌入电流到电源。如图1，当VDD等于0V，内部电路和输出管处于冷备份状态，外部总线上的高电平会通过PMOS管P0往电源上灌入电流。
目前国际上冷备份电路多采用两种方式：1、利用外部总线上的高电平偏置输出PMOS管的衬底，切断衬底到电源的通路。2、通过外部总线上的高电平控制PMOS管的栅极，关断PMOS管。但这种方法随着外部总线上信号频率的增加，在信号跳变的瞬间总有电流从外部总线流向CMOS输出缓冲电路的电源，导致电源电压升高。
发明内容
为了解决传统冷备份时，因利用外部总线上的高电平偏置或高电平来控制输出PMIOS管关断，而信号跳变的瞬间总有电流从外部总线流向CMOS缓冲电路的电源，导致电源电压升高的问题，本申请提供了一种支持冷备份应用的CMOS输出缓冲电路，具体方案如下：
一种支持冷备份应用的CMOS输出缓冲电路，包括：第一NMOS管、第二NMOS管、第三NOMS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和与非门，其中：
所述第一PMOS管的源极以及所述第四PMOS管的源极与所述CMOS输出缓冲电路的电源电性相连；
所述第一NMOS管的栅极与所述与非门的输出端电性连接，所述第一NMOS管的源极接地，所述第一NMOS管的漏极、所述第二PMOS管的漏极、所述第一PMOS管的漏极以及所述第七PMOS管的源极均与所述CMOS输出缓冲电路的输出端口电性连接；
所述第一PMOS管、所述第二PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管的衬底与所述第四PMOS管的漏极、所述第五PMOS管的源极、所述第六PMOS管的源极电性连接；
所述第三PMOS管的源极、栅极和衬底与所述第一PMOS管的栅极电性连接；
所述第七PMOS管的漏极与所述第八PMOS管的源极电性相连，所述第八PMOS管的漏极、栅极和衬底与所述第四PMOS管的栅极、所述第四NMOS管的漏极电性相连；
所述第四NMOS管的源极与所述第五NMOS管的漏极电性相连，所述第五NMOS管的衬底与所述第四NMOS管的衬底、所述第五NMOS管的源极电性相连，所述第五NMOS管的源极接地。
所述第五PMOS管的漏极、所述第六PMOS管的漏极以及所述第二NMOS管的漏极均与所述第一PMOS管的栅极电性相连；
所述第二NMOS管的源极与所述第三NMOS管的漏极电性相连，所述第二NMOS管的衬底与所述第三NMOS管的衬底以及所述第三NMOS管的源极电性相连，所述第二NMOS管的源极接地。
可选的，所述第二PMOS管的栅极、所述第五PMOS管的栅极、所述第七PMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极接第一使能信号；所述与非门的第一输入端接第二使能信号，所述与非门的第二输入端接内部电路输出的数据信号；所述第二NMOS管的栅极、第六PMOS管的栅极接所述数据信号。
可选的，当所述CMOS输出缓冲电路在冷备份工作模式，且在所述电源掉电前，所述第一使能信号为低电平，所述第二使能信号为高电平时，所述第一NMOS管、所述第三NMOS管和所述第四NMOS管均处于关闭状态，所述第二PMOS管和所述第七PMOS管均处于导通状态，所述电源电压下降，所述输出端口的端口电压高于所述电源，电流通过所述第二PMOS管和所述第三PMOS管对所述第一PMOS管充电至所述端口电压，使所述第一PMOS管截止以断开所述输出端口至所述电源的第一通路；电流通过所述第七PMOS管和所述第八PMOS管对所述第四PMOS管充电至所述端口电压，使所述第四PMOS管截止以断开所述输出端口到所述电源的第二通路；
在所述CMOS输出缓冲电路中的电源掉电过程中和电源掉电后，所述CMOS输出缓冲电路的输出端口上存在静态或动态信号，所述输出端口不存在到所述电源的漏电通路。
可选的，所述输出端口上存在的动态信号的最大幅值为-0.3V~(VDD+1V)，VDD为所述CMOS输出缓冲电路中的电源的电压值。
通过上述技术方案，本发明提供的CMOS输出缓冲电路基于常规CMOS工艺，采用普通的PMOS管和NMOS管，使用PMOS管寄生二极管对N阱进行偏置；输出PMOS管的栅偏置使用栅跟踪电路进行偏置，其中栅跟踪电路使用了单向导通方式，主要利用PMOS管的二极管连接方式具有单向导通的特性，实现输出PMOS管的关闭，进而达到冷备份的目的。
本发明与传统技术相比的优点：本发明提供的CMOS输出缓冲电路器件简单、易于推广、应用范围广，可以广泛应用于航天系统中集成电路的冷备份；另外，本发明使用CMOS工艺中普通的NMOS管和PMOS管实现，当电源掉电过程中，输出端口上存在静态或动态信号，使得输出端口对电源始终保持高阻状态；本发明结构简单，可以有效支持集成电路的冷备份应用。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1是传统的CMOS输出缓冲电路的电路图；
图2是本申请一个实施例中提供的支持冷备份的CMOS输出缓冲电路的电路图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
请参见图2所示，本申请提供了一个实施例中提供的支持冷备份的CMOS输出缓冲电路的电路图，该CMOS输出缓冲电路至少包括电源VDD、地GND、输出端口out，若干个NMOS管和若干个PMOS管等。
其中，CMOS输出缓冲电路中的NMOS管为5个，分别为：第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4以及第五NMOS管N5。
而CMOS输出缓冲电路中的PMOS管为8个，分别为：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7以及第八PMOS管P8。
CMOS输出缓冲电路中各电器件的连接关系如下：
第一PMOS管P1的源极以及第四PMOS管P4的源极与CMOS输出缓冲电路的电源VDD电性相连。
第一NMOS管N1的栅极与与非门的输出端电性连接，第一NMOSN1管的源极接地GND，第一NMOS管N1的漏极、第二PMOS管P2的漏极、第一PMOS管P1的漏极以及第七PMOS管P7的源极均与CMOS输出缓冲电路的输出端口out电性连接；
第一PMOS管P1、第二PMOS管P2、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7的衬底与第四PMOS管P4的漏极、第五PMOS管P5的源极、第六PMOS管P6的源极电性连接，即同时连接到NW点上。
第三PMOS管P3的源极、栅极和衬底与第一PMOS管P1的栅极电性连接。
第七PMOS管P7的漏极与第八PMOS管P8的源极电性相连，第八PMOS管P8的漏极、栅极和衬底与第四PMOS管P4的栅极、第四NMOS管P4的漏极电性相连。
第四NMOS管N4的源极与第五NMOS管N5的漏极电性相连，第五NMOS管N5的衬底与第四NMOS管N4的衬底、第五NMOS管N5的源极电性相连，第五NMOS管N5的源极接地GND。
第五PMOS管P5的漏极、第六PMOS管P6的漏极以及第二NMOS管N2的漏极均与第一PMOS管N1的栅极电性相连。
第二NMOS管N2的源极与第三NMOS管N3的漏极电性相连，第二NMOS管N2的衬底与第三NMOS管N3的衬底以及第三NMOS管N3的源极电性相连，第二NMOS管N2的源极接地GND。
另外，第二PMOS管P2的栅极、第五PMOS管P5的栅极、第七PMOS管P7的栅极、第三NMOS管N3的栅极、第四NMOS管N4的栅极接第一使能信号。
与非门的第一输入端接第二使能信号
Figure DEST_PATH_IMAGE002
，与非门的第二输入端接内部电路输出的数据信号Data。
第二NMOS管N2的栅极、第六PMOS管N6的栅极接数据信号Data。
上述所讲的电性连接可以是以导电线方式进行的电性连接，导电性可以为半导体材质或金属铝等材质，本申请中对导电线的材质不进行具体限定。
本申请的工作过程及工作原理如下：
当CMOS输出缓冲电路在电源掉电前，控制第一使能信号为低电平，第二使能信号为高电平，此时，第一NMOS管N1、第三NMOS管N3和第四NMOS管N4均处于关闭状态，第二PMOS管P2和第七PMOS管P7均处于导通状态。
电源电压下降，输出端口out的端口电压高于电源VDD提供的电压，电源VDD端的电流通过第二PMOS管P2和第三PMOS管P3对第一PMOS管P1充电至输出端口out的端口电压，使第一PMOS管截止，进而断开输出端口out至电源VDD的第一通路。另外，电源VDD端的电流通过第七PMOS管P7和第八PMOS管P8对第四PMOS管P4充电至输出端口out的端口电压，使第四PMOS管P4截止，进而断开输出端口out到电源VDD的第二通路。
在CMOS输出缓冲电路中的电源掉电过程中和电源掉电后，CMOS输出缓冲电路的输出端口out上存在静态或动态信号，这里存在的动态信号的最大幅值为-0.3V~(VVDD+1V)，其中VVDD为CMOS输出缓冲电路中的电源VDD的电压值，输出端口out不存在到电源的漏电通路，而且第一PMOS管P1的衬底和栅极的高电平能够维持。因而，不存在输出端口out对电源VDD漏电的路径，使得CMOS输出缓冲电路的电源可以顺利掉电，进入到冷备份工作模式。
综上所述，本申请提供的CMOS输出缓冲电路，通过采用基础的PMOS管和NMOS管，并通过合理的电路设计，使得CMOS输出缓冲电路在实现I/O端口冷备份的同时，还避免了电源掉电过程中输出端口向电源的漏电，保证了电路的使用安全。
本领域技术人员在考虑说明书及实践这里申请的申请后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未申请的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (4)

1.一种支持冷备份应用的CMOS输出缓冲电路，其特征在于，所述CMOS输出缓冲电路包括第一NMOS管、第二NMOS管、第三NMOS 管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和与非门，其中：
所述第一PMOS管的源极以及所述第四PMOS管的源极与所述CMOS输出缓冲电路的电源电性相连；
所述第一NMOS管的栅极与所述与非门的输出端电性连接，所述第一NMOS管的源极接地，所述第一NMOS管的漏极、所述第二PMOS管的漏极、所述第一PMOS管的漏极以及所述第七PMOS管的源极均与所述CMOS输出缓冲电路的输出端口电性连接；
所述第一PMOS管、所述第二PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管的衬底与所述第四PMOS管的漏极、所述第五PMOS管的源极、所述第六PMOS管的源极电性连接；
所述第三PMOS管的源极、栅极和衬底与所述第一PMOS管的栅极电性连接；
所述第七PMOS管的漏极与所述第八PMOS管的源极电性相连，所述第八PMOS管的漏极、栅极和衬底与所述第四PMOS管的栅极、所述第四NMOS管的漏极电性相连；
所述第四NMOS管的源极与所述第五NMOS管的漏极电性相连，所述第五NMOS管的衬底与所述第四NMOS管的衬底、所述第五NMOS管的源极电性相连，所述第五NMOS管的源极接地；
所述第五PMOS管的漏极、所述第六PMOS管的漏极以及所述第二NMOS管的漏极均与所述第一PMOS管的栅极电性相连；
所述第二NMOS管的源极与所述第三NMOS管的漏极电性相连，所述第二NMOS管的衬底与所述第三NMOS管的衬底以及所述第三NMOS管的源极电性相连，所述第二NMOS管的源极接地。
2.根据权利要求1所述的CMOS输出缓冲电路，其特征在于，所述第二PMOS管的栅极、所述第五PMOS管的栅极、所述第七PMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极接第一使能信号；
所述与非门的第一输入端接第二使能信号，所述与非门的第二输入端接内部电路输出的数据信号；
所述第二NMOS管的栅极、第六PMOS管的栅极接所述数据信号。
3.根据权利要求2所述的CMOS输出缓冲电路，其特征在于，
当所述CMOS输出缓冲电路在所述电源掉电前，所述第一使能信号为低电平，所述第二使能信号为高电平时，所述第一NMOS管、所述第三NMOS管和所述第四NMOS管均处于关闭状态，所述第二PMOS管和所述第七PMOS管均处于导通状态，所述电源电压下降，所述输出端口的端口电压高于所述电源，电流通过所述第二PMOS管和所述第三PMOS管对所述第一PMOS管充电至所述端口电压，使所述第一PMOS管截止以断开所述输出端口至所述电源的第一通路；电流通过所述第七PMOS管和所述第八PMOS管对所述第四PMOS管充电至所述端口电压，使所述第四PMOS管截止以断开所述输出端口到所述电源的第二通路；
在所述CMOS输出缓冲电路中的电源掉电过程中和电源掉电后，所述CMOS输出缓冲电路的输出端口上存在静态或动态信号，所述输出端口不存在到所述电源的漏电通路。
4.根据权利要求3所述的CMOS输出缓冲电路，其特征在于，所述输出端口上存在的动态信号的范围为-0.3V~(VDD+1V)，VDD为所述CMOS输出缓冲电路中的电源的电压值。
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