CN104601160B - 内置静电保护器件的高速输出电路 - Google Patents

Abstract

本发明提供一种输出电路，其包括输出端、连接于电源端和所述输出端之间的第一输出单元和连接于接地端和所述输出端之间的第二输出单元。第一输出单元包括晶体管MP1、晶体管MP0和电阻RP，其中晶体管MP0的源极与电源端相连，晶体管MP0的漏极通过电阻RP与所述输出端相连，晶体管MP1的源极与电源端相连，晶体管MP1的漏极直接所述输出端相连。第二输出单元包括晶体管MN1、晶体管MN0和电阻RN，其中晶体管MN0的源极与接地端相连，晶体管MN0的漏极通过电阻RN与所述输出端相连，晶体管MP1的源极与接地端相连，晶体管MN1的漏极直接所述输出端相连。该输出电路具有内置的静电保护器件，这样不但降低了芯片面积，还降低输出电容值。

Description

内置静电保护器件的高速输出电路

【技术领域】

本发明涉及电路设计领域，特别涉及一种内置静电保护器件的高速输出电路。

【背景技术】

高速输出电路不但需要支持高速信号传输，还需要具有ESD(Electro-Staticdischarge)保护功能。传统的高速输出电路可以满足这两个功能，但是他需要加一对面积较大的静电保护二极管DIO_N/DIO_P。

图1示出了现有的高速输出电路的电路图。如图1所示，所述输出电路包括PMOS(P-channel Metal Oxide Semiconductor)晶体管MP10、NMOS(N-channel Metal OxideSemiconductor)晶体管MN10、电阻R1P、电阻R1N、二极管DIO_P、二极管DIO_N。晶体管MP10的源极接电源端，其漏极通过电阻R1P与输出端PAD相连，晶体管MN10的源极接接地端，其漏极通过电阻R1N与输出端PAD相连。二极管DIO_P的正极与输出端PAD相连，负极接电源端。二极管DIO_N的负极与输出端PAD相连，正极接地。

电阻R1P、电阻R1N可以用来提高输出阻抗线性度，由于电阻R1P、R1N的存在，那么晶体管MP10、MN10会一直处于线性区域，这样输出阻抗的线性度会提高。二极管DIO_P、DIO_N是输出电路的ESD回路。举例说明，当输出端PAD上有很大的静电电压时，那它会通过二极管DIO_P或DIO_N迅速放掉，从而达到保护内部电路的目的。

图2是图1中的PMOS晶体管MP10、电阻R1P和二极管DIO_P的物理横截面示意图。在P型衬底上形成有N阱16和N阱23，在N阱16中形成了晶体管MP10，在N阱23中形成了二极管DIO_P。

在N阱16中形成有P+有源区12和13，其中P+有源区12作为源极，连接至电源端，P+有源区13作为漏极，其通过电阻R1P连接至输出端PAD。形成在N阱16中的N+区作为衬体连接区，连接至电源端。栅极14和栅氧层15。

在N阱23中形成有P+区21，该P+区21作为二极管的正极与输出端PAD相连。在N阱23中形成有N+区22，该N+区22作为二极管的负极与电源端相连。

在正常情况下，二极管DIO_P是截止的，处于反向偏置状态。在ESD情况发生时，输出端PAD上会有一个2000V或者更高的电压，二极管DIO_P就会形成正向偏置，二极管的正向导通的电流是指数型的，所以会产生一个很大的瞬间静电泄放电流从二极管DIO_P流过，从而泄放掉输出端PAD上的高电压，完成ESD保护功能。然而，这个输出电路需要一个较大面积的二极管器件，它增加了芯片面积、同时会增加输出电容，输出电容带来的直接危害是输出电路需要驱动更大的负载，以至于输出电路的工作频率降低。

因此，有必要提供一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种高速输出电路，其具有内置的静电保护器件，这样不但降低了芯片面积，还降低输出电容值。

为了解决上述问题，根据本发明的一个方面，本发明提供一种输出电路，其包括：输出端；连接于电源端和所述输出端之间的第一输出单元，其包括晶体管MP1、晶体管MP0和电阻RP，其中晶体管MP0的源极与电源端相连，晶体管MP0的漏极通过电阻RP与所述输出端相连，晶体管MP1的源极与电源端相连，晶体管MP1的漏极直接所述输出端相连；连接于接地端和所述输出端之间的第二输出单元，其包括晶体管MN1、晶体管MN0和电阻RN，其中晶体管MN0的源极与接地端相连，晶体管MN0的漏极通过电阻RN与所述输出端相连，晶体管MP1的源极与接地端相连，晶体管MN1的漏极直接所述输出端相连。

进一步的，晶体管MP1的栅极与晶体管MP0的栅极相连，它们接收第一输出控制信号，晶体管MN1的栅极与晶体管MN0的栅极相连，它们接收第二输出控制信号。

进一步的，晶体管MP1和MP0为PMOS晶体管，晶体管MN1和MN0为NMOS晶体管，在第一输出控制信号为高电平时，晶体管MP1和MP0截止，在第一输出控制信号为低电平时，晶体管MP1和MP0导通，在第二输出控制信号为高电平时，晶体管MN1和MN0导通，在第二输出控制信号为低电平时，晶体管MN1和MN0截止。

进一步的，在第一输出控制信号和第二输出控制信号的控制下，晶体管MP1导通时，晶体管MN1截止，晶体管MN1导通时，晶体管MP1截止。

进一步的，在所述晶体管MP1中存在有第一寄生二极管，第一寄生二极管的正极与输出端相连，负极与电源端相连，在输出端上存在正静电时，静电泄放电流由输出端通过所述晶体管MP1的第一寄生二极管流至电源端，在所述晶体管MN1中存在有第二寄生二极管，该第二寄生二极管的负极与输出端相连，正极与接地端相连，在输出端上存在负静电时，静电泄放电流由接地端通过所述晶体管MN1的第二寄生二极管流至输出端。

进一步的，电阻RP和电阻RN的电阻均大于200欧姆。

进一步的，晶体管MP1和MP0的衬体接电源端，晶体管MN1和MN0的衬体接接地端。

与现有技术相比，本发明中的晶体管MP1和MN1在正常工作时用于形成输出信号，在发生静电时还兼做静电保护器件，这样不需要设置额外的二极管用于静电保护，从而不仅降低了芯片面积，还降低输出电容值，提高了输出频率。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有具有静电保护器件的输出电路的电路示意图；

图2是图1中的PMOS晶体管MP10、电阻R1P和二极管DIO_P的物理横截面示意图；

图3为本发明中的高速输出电路在一个实施例中的电路示意图；

图4为图3中的PMOS晶体管MP1的物理横截面示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图3为本发明中的高速输出电路在一个实施例中的电路示意图，该高速输出电路内置有静电保护器件，不需要额外设置二极管作为静电保护器件。

如图3所示，所述输出电路300包括输出端PAD、连接于电源端vdd和所述输出端PAD之间的第一输出单元310和连接于接地端gnd和所述输出端PAD之间的第二输出单元320。在一个实施例中，所述输出电路300位于一个晶片内，所述输出端PAD可以作为该晶片的一个输出引脚。

所述第一输出单元310包括晶体管MP1、晶体管MP0和电阻RP，其中晶体管MP0的源极与电源端相连，晶体管MP0的漏极通过电阻RP与所述输出端PAD相连，晶体管MP1的源极与电源端相连，晶体管MP1的漏极直接所述输出端相连。第二输出单元320包括晶体管MN1、晶体管MN0和电阻RN，其中晶体管MN0的源极与接地端相连，晶体管MN0的漏极通过电阻RN与所述输出端PAD相连，晶体管MP1的源极与接地端相连，晶体管MN1的漏极直接所述输出端相连。晶体管MP1的栅极与晶体管MP0的栅极相连，它们接收第一输出控制信号，晶体管MN1的栅极与晶体管MN0的栅极相连，它们接收第二输出控制信号。

在一个实施例中，晶体管MP1和MP0为PMOS晶体管，晶体管MN1和MN0为NMOS晶体管。在第一输出控制信号为高电平时，晶体管MP1和MP0截止，在第一输出控制信号为低电平时，晶体管MP1和MP0导通，在第二输出控制信号为高电平时，晶体管MN1和MN0导通，在第二输出控制信号为低电平时，晶体管MN1和MN0截止。在第一输出控制信号和第二输出控制信号的控制下，晶体管MP1导通时，晶体管MN1截止，晶体管MN1导通时，晶体管MP1截止。

这样，在正常情况，即没有静电的情况下，在第一输出控制信号以及第二输出控制信号的驱动下，晶体管MP1和MP0，晶体管MN1和MN0共同在输出端PAD上形成输出信号，并向外输出。第一输出控制信号可以与第二输出控制信号是同一个控制信号，也可以是不同的控制信号。

在所述晶体管MP1中存在有第一寄生二极管，第一寄生二极管的正极与输出端PAD相连，负极与电源端相连。在输出端PAD上存在正静电时，有两条静电泄放电路通路，一条是输出端、晶体管MP1的寄生二极管到电源端，另一条是输出端、电阻RP、晶体管MP0到电源端。由于电阻RP的电阻通常大于200欧姆，而晶体管MP1的寄生电阻只有大约0.1欧姆，甚至更小，因此静电释放电流会由输出端PAD、晶体管MP1的寄生二极管到电源端。

在所述晶体管MN1中存在有第二寄生二极管，该第二寄生二极管的负极与输出端相连，正极与接地端相连。在输出端上存在负静电时，同样由于电阻RN的电阻通常大于200欧姆，晶体管MN1的寄生电阻通常都是大约0.1欧姆，甚至更小，因此静电泄放电流由接地端通过所述晶体管MN1的第二寄生二极管流至输出端。

晶体管MP1和MP0的衬体接电源端，晶体管MN1和MN0的衬体接接地端。

图4为图3中的PMOS晶体管MP1的物理横截面示意图。如图4所示的，N阱内的P+有源区41作为晶体管MP1的源极与电源端相连，P+有源区42作为晶体管MP1的漏极与输出端PAD相连，N+区43作为衬体连接端与电源端相连，这样漏极和N阱形成寄生的第一寄生二极管。

由于减少了占芯片面积很大的二极管DIO_P/DIO_N，这样大大的减少输出电路的芯片面积。虽然增加的晶体管MP1/MN1使得输出电路的面积有所增加，但是输出电路总体所占的芯片面积仍然会减小很多。此外，这样的内置ESD器件的设计，还会减小输出电容，这有助于提高输出电路的工作频率。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接，比如经过一个电阻、一个逻辑电路或一个功能电路后相连，等等。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (6)

1.一种输出电路，其特征在于，其包括：

输出端；

连接于电源端和所述输出端之间的第一输出单元，其包括晶体管MP1、晶体管MP0和电阻RP，其中晶体管MP0的源极与电源端相连，晶体管MP0的漏极通过电阻RP与所述输出端相连，晶体管MP1的源极与电源端相连，晶体管MP1的漏极直接所述输出端相连；

连接于接地端和所述输出端之间的第二输出单元，其包括晶体管MN1、晶体管MN0和电阻RN，其中晶体管MN0的源极与接地端相连，晶体管MN0的漏极通过电阻RN与所述输出端相连，晶体管MN1的源极与接地端相连，晶体管MN1的漏极直接所述输出端相连，

在所述晶体管MP1中存在有第一寄生二极管，第一寄生二极管的正极与输出端相连，负极与电源端相连，在输出端上存在正静电时，静电泄放电流由输出端通过所述晶体管MP1的第一寄生二极管流至电源端，

在所述晶体管MN1中存在有第二寄生二极管，该第二寄生二极管的负极与输出端相连，正极与接地端相连，在输出端上存在负静电时，静电泄放电流由接地端通过所述晶体管MN1的第二寄生二极管流至输出端。

2.根据权利要求1所述的输出电路，其特征在于，晶体管MP1的栅极与晶体管MP0的栅极相连，它们接收第一输出控制信号，晶体管MN1的栅极与晶体管MN0的栅极相连，它们接收第二输出控制信号。

3.根据权利要求2所述的输出电路，其特征在于，晶体管MP1和MP0为PMOS晶体管，晶体管MN1和MN0为NMOS晶体管，

在第一输出控制信号为高电平时，晶体管MP1和MP0截止，在第一输出控制信号为低电平时，晶体管MP1和MP0导通，

在第二输出控制信号为高电平时，晶体管MN1和MN0导通，在第二输出控制信号为低电平时，晶体管MN1和MN0截止。

4.根据权利要求3所述的输出电路，其特征在于，在第一输出控制信号和第二输出控制信号的控制下，晶体管MP1导通时，晶体管MN1截止，晶体管MN1导通时，晶体管MP1截止。

5.根据权利要求2所述的输出电路，其特征在于，电阻RP和电阻RN的电阻均大于200欧姆。

6.根据权利要求2所述的输出电路，其特征在于，晶体管MP1和MP0的衬体接电源端，晶体管MN1和MN0的衬体接接地端。