CN206602111U - 用于无内部稳压源集成电路的接反限流结构 - Google Patents
用于无内部稳压源集成电路的接反限流结构 Download PDFInfo
- Publication number
- CN206602111U CN206602111U CN201720322149.0U CN201720322149U CN206602111U CN 206602111 U CN206602111 U CN 206602111U CN 201720322149 U CN201720322149 U CN 201720322149U CN 206602111 U CN206602111 U CN 206602111U
- Authority
- CN
- China
- Prior art keywords
- pmos
- branch road
- reversed
- limiting circuit
- reversed current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本实用新型涉及集成电路的接反限流保护技术领域，具体地说，涉及一种用于无内部稳压源集成电路的接反限流结构。该接反限流结构包括设于无源器件支路处的第一接反限流电路、设于NPN管支路处的第二接反限流电路、设于NMOS管支路处的第三接反限流电路，和设于PMOS管支路处的第四接反限流电路。该接反限流方法将上述的接反限流结构运用于集成芯片中。本实用新型能够较佳地对集成电路中的每个支路分别进行接反限流保护。
Description
技术领域
本发明涉及集成电路的接反限流保护技术领域，具体地说，涉及一种用于无内部稳压源集成电路的接反限流结构。
背景技术
集成电路是一种微型电子器件，采用一定的工艺将电路中所需要的器件和连线制作在一小块或几小块半导体晶片或介质基片上，再通过封装在一个管壳内，以成为具有所需电路功能的微型结构。集成电路通常制作在硅单晶上，不仅由于其价格低廉，而且因硅单晶自身半导体的性质，可使其掺杂不同物质形成P型和N型，P型多空穴，N型多电子。集成电路通常是采用轻掺杂的P型衬底制造，通常P型衬底都要接到整个电路的最低电位，以保证PN结反向偏置。但在实际应用中，时常会因误操作而导致电路的电源和地接反，此时P型衬底的电位就变成了最高电位，而衬底与电路中的N型材料就会形成一个正向导通的PN结，若不对此时的电流进行限制，反向电流将会在短时间内急剧增大，从而可能烧毁芯片。
集成电路供电有两种方式，一种是直接外部电源供电，另外一种是由内部稳压源供电。对于无内部稳压源的集成电路，在电路电源到地间会有多个通道，且每个通道的组成也会有所不同，现有技术很难对无内部稳压源集成电路的每个通道均进行较佳的接反保护。
发明内容
本发明提供了一种用于无内部稳压源集成电路的接反限流结构，其能够克服现有技术的某种或某些缺陷。
根据本发明的用于无内部稳压源集成电路的接反限流结构，其包括设于无 源器件支路处的第一接反限流电路、设于NPN管支路处的第二接反限流电路、设于NMOS管支路处的第三接反限流电路，和设于PMOS管支路处的第四接反限流电路；第一接反限流电路包括用于去掉N型隔离岛的导电位或将N型隔离岛的导电位与无源器件支路处无源器件电位较高一端进行连接的导通通路；第二接反限流电路包括设于NPN管支路与电源间的PNP管，该PNP管的发射极接入电源，该PNP管的集电极接入NPN管支路处NPN管的集电极，该PNP管的基极通过一第一电阻接地；第三接反限流电路包括设于NMOS管支路与电源间的第一PMOS管，第一PMOS管的漏端接入电源，第一PMOS管的源端接入NMOS管支路处NMOS管的漏端，第一PMOS管的栅极通过一第二电阻接地，第一PMOS管的衬底接入自身的源端；第四接反限流电路包括设于PMOS管支路与电源间的第二PMOS管，第二PMOS管的漏端接入电源，第二PMOS管的源端接入PMOS管支路处PMOS管的漏端，第二PMOS管的栅极通过一第三电阻接地，第二PMOS管的衬底接入自身的源端。
本发明的接反限流结构中，对于构成集成电路的无源器件如电阻，在标准双极工艺下，电阻一般制做在N型隔离岛内，为了保证N型的隔离岛和P型的衬底材料结反偏，一般会将隔离岛的岛电位连接到电路的最高电位，此时如果接反，即P型衬底为高，N型隔离岛为低，寄生二极管会正向导通。而通过设置第一接反限流电路，将N型隔离岛的导电位去掉或将N型隔离岛的导电位与电阻电位较高一端进行连接，即可较佳地在接反时直接采用电阻对其进行限流。
本发明的接反限流结构中，对于如NPN管和PNP管等有源器件，由于集成电路的衬底为P型材料，在接反时，衬底的P型材料会接到最高电位，此时若有源器件的N型材料接到电源端(处于低电位)，即会导致寄生的PN结正向导通。鉴于此，在当电源对地的各个通道中，若不是N型材料接电源，而是P型材料接到电源的通道中，此路即可不做接反保护处理，如某一支路有PNP的集电极或者发射极直接接电源时，则不需要做接反限流处理，对于NPN管则需要进行接反限流处理，但对于CMOS工艺下的PMOS会有所区别，后面会有所说明。
对于NPN管支路而言，第二接反限流电路在正常工作时，由于PNP管的基极通过第一电阻接地，所以当电源电压大于导通电压时(0.7V)，PNP管会导通且随着电源电压的升高PNP管会具有更大的导通能力，即PNP管发射极和集电极之间的压降会大幅度降低，从而不会较大影响NPN管支路的工作状态。而当NPN管支路处于反接状态时，不会导致寄生PN结的导通，因此能够较佳地进行接反限流。
对于CMOS工艺下NMOS管支路和PMOS管支路而言，由于NMOS管本身的衬底即为P型衬底所以在接反时P型衬底和NMOS管的源漏端会直接形成正向导通的寄生二极管，而PMOS管虽然连接电源端的是P型材料但由于PMOS管的衬底为N型材料且通常会接到电源或者自身故此时反接会导致由集成电路P型衬底和PMOS的N型衬底间所形成的寄生二极管的正向导通，因此对于CMOS工艺下NMOS管支路和PMOS管支路均需要进行接反保护。第三接反限流电路和第四接反限流电路中的PMOS管，在正常工作时除了本身能够具有较佳地导通能力，且由于PMOS管的衬底接入自身的源端也能够使得其源漏端压降的大幅降低，从而较佳地保证了NMOS管支路和PMOS管支路的正常工作状态。且在NMOS管支路和PMOS管支路反接时，能够使得PMOS管关断，从而较佳地实现了接反限流保护。
本发明的第一接反限流电路、第二接反限流电路、第三接反限流电路和第四接反限流电路相比于现有直接接入二极管的形式而言，不会导致支路电压的较大降低(二极管的导通压降为0.7V)，从而能够较佳地保证集成电路的正常工作。
本发明还提供了一种用于无内部稳压源集成电路的接反限流方法，其能够克服现有技术的某种或某些缺陷。
根据本发明的用于无内部稳压源集成电路的接反限流方法，其在该无内部稳压源集成电路的每个支路处均单独地设置接反限流电路。从而能够有效地对集成电路的各个支路均进行保护。
作为优选，对于无源器件支路，通过一导通支路将N型隔离岛的导电位去掉或与无源器件支路处无源器件电位较高一端进行连接。通过设置第一接反限流电路，将N型隔离岛的导电位去掉或将N型隔离岛的导电位与电阻电位较高一端进行连接，即可较佳地在接反时直接采用电阻对其进行限流。
作为优选，对于NPN管支路，在该NPN管支路的NPN管与电源间设置一PNP管，并将该PNP管的发射极接入电源，将该PNP管的集电极接入NPN管支路处NPN管的集电极，将该PNP管的基极通过一第一电阻接地。第二接反限流电路在正常工作时，由于PNP管的基极通过第一电阻接地，所以当电源电压大于导通电压时(0.7V)，PNP管会导通且随着电源电压的升高PNP管会具有更大的导通能力，即PNP管发射极和集电极之间的压降会大幅度降低，从而不会较大影响NPN管支路的工作状态。而当NPN管支路处于反接状态时，不会导致寄生PN结的导通，因此能够较佳地进行接反限流。
作为优选，对于NMOS管支路，在该NMOS管支路与电源间设置一第一PMOS管，并将第一PMOS管的漏端接入电源，将第一PMOS管的源端接入NMOS管支路处NMOS管的漏端，将第一PMOS管的栅极通过一第二电阻接地，将第一PMOS管的衬底接入自身的源端。
作为优选，对于PMOS管支路，在该PMOS管支路与电源间设置第二PMOS管，并将第二PMOS管的漏端接入电源，将第二PMOS管的源端接入PMOS管支路处PMOS管的漏端，将第二PMOS管的栅极通过一第三电阻接地，将第二PMOS管的衬底接入自身的源端。
本发明的用于无内部稳压源集成电路的接反限流方法中，第三接反限流电路和第四接反限流电路中的PMOS管，在正常工作时除了本身能够具有较佳地导通能力，且由于PMOS管的衬底接入自身的源端也能够使得其源漏端压降的大幅降低，从而较佳地保证了NMOS管支路和PMOS管支路的正常工作状态。且在NMOS管支路和PMOS管支路反接时，能够使得PMOS管关断，从而较佳地实现了接反限流保护
附图说明
图1为实施例1中的第二接反限流电路的示意图；
图2为实施例1中的第三接反限流电路的示意图；
图3为实施例1中的第四接反限流电路的示意图。
具体实施方式
为进一步了解本发明的内容，结合附图和实施例对本发明作详细描述。应当理解的是，实施例仅仅是对本发明进行解释而并非限定。
实施例1
本实施例提供了一种用于无内部稳压源集成电路的接反限流结构，其包括设于无源器件支路处的第一接反限流电路、设于NPN管支路处的第二接反限流电路、设于NMOS管支路处的第三接反限流电路，和设于PMOS管支路处的第四接反限流电路。
其中，第一接反限流电路包括用于去掉N型隔离岛的导电位或将N型隔离岛的导电位与无源器件支路处无源器件电位较高一端进行连接的导通通路。
本实施例中，对于如电阻等无源器件，在标准双极工艺下，电阻一般制做在N型隔离岛内，为了保证N型的隔离岛和P型的衬底材料结反偏，一般会将隔离岛的岛电位连接到电路的最高电位。此时如果接反，即集成电路P型衬底为高，N型隔离岛为低，寄生二极管会正向导通。而通过第一接反限流电路能够去掉N型隔离岛的岛电位，或者将N型隔离岛的岛电位接到电阻自身电位较高的一端，从而可以在接反时通过电阻起到限流作用。
如图1所示，第二接反限流电路包括设于NPN管支路与电源间的PNP管Q1，该PNP管Q1的发射极接入电源，该PNP管Q1的集电极接入NPN管支路处NPN管Q2的集电极，该PNP管Q1的基极通过一第一电阻R1接地。
本实施例中，第二接反限流电路在正常工作时，由于PNP管Q1的基极经过电阻R1直接接地，所以当电源大于PNP管Q1导通电压(0.7V)后，随着电源电压升高，PNP管Q1会得到更大的导通能力，使三极管Q1发射极和集电极 之间的压降大幅度降低，从而不影响三极管Q2支路的工作状态。而且第一电阻R1可以对正向导通三极管Q1的发射结进行限流，从而能够减少不必要的电流损失。本实施例中，PNP管Q1的大小能够根据NPN管支路处NPN管Q2的电流大小进行选择。而在接反时，PNP管Q1不导通，从而较佳地实现了接反限流保护。
如图2所示，第三接反限流电路包括设于NMOS管支路与电源间的第一PMOS管Q3，第一PMOS管Q3的漏端接入电源，第一PMOS管Q3的源端接入NMOS管支路处NMOS管Q4的漏端，第一PMOS管Q3的栅极通过一第二电阻R2接地，第一PMOS管Q3的衬底接入自身的源端。
本实施例中，对于CMOS工艺下的NMOS管而言，由于NMOS管本身的衬底即为P型衬底所以在接反时P型衬底和NMOS管的源漏端会直接形成寄生的二极管且会正向导通，故需要设置第三接反限流电路。第三接反限流电路在正常工作时，第一PMOS管Q3由于过驱动电压足够大，保证了第一PMOS管Q3能够具备较大的导通能力，而且由于第一PMOS管Q3的衬底接入自身的源端，使第一PMOS管Q3与电源连接的一端的P型材料和第一PMOS管Q3的衬底的N型材料形成了正向导通的寄生二极管仍有一定的导电流能力，从而使得第一PMOS管Q3的源漏端压降能够再次大幅度降低，从而能够较佳地不影响NMOS管支路处NMOS管Q4的工作状态。其中，第一PMOS管Q3的大小能够根据NMOS管支路处NMOS管Q4的电流大小进行选择。而处于接反时，第一PMOS管Q3不导通，从而能够较佳地对NMOS管支路进行接反限流保护。
如图3所示，第四接反限流电路包括设于PMOS管支路与电源间的第二PMOS管Q5，第二PMOS管Q5的漏端接入电源，第二PMOS管Q5的源端接入PMOS管支路处PMOS管Q6的漏端，第二PMOS管Q5的栅极通过一第三电阻接地，第二PMOS管Q5的衬底接入自身的源端。
本实施例中，对于CMOS工艺下的PMOS管而言，虽然PMOS管连接电源端的是P型材料，但是由于PMOS管的衬底为N型材料且通常会接到电源或者自身，此时若反接会导致由集成电路P型衬底和PMOS衬底N型衬底间所形成 的寄生二极管正向导通，所以此时需在PMOS管支路设置增加第四接反限流电路。第四接反限流电路的原理与第三接反限流电路的原理类似。
基于本实施例的接反限流结构，本实施例还提供了一种用于无内部稳压源集成电路的接反限流方法，其在该无内部稳压源集成电路的每个支路处均单独地设置接反限流电路。
其中，对于无源器件支路，通过一导通支路将N型隔离岛的导电位去掉或与无源器件支路处无源器件电位较高一端进行连接。
其中，对于NPN管支路，在该NPN管支路的NPN管Q2与电源间设置一PNP管Q1，并将该PNP管Q1的发射极接入电源，将该PNP管Q1的集电极接入NPN管支路处NPN管Q2的集电极，将该PNP管Q1的基极通过一第一电阻接地。
其中，对于NMOS管支路，在该NMOS管支路与电源间设置一第一PMOS管Q3，并将第一PMOS管Q3的漏端接入电源，将第一PMOS管Q3的源端接入NMOS管支路处NMOS管Q4的漏端，将第一PMOS管Q3的栅极通过一第二电阻R2接地，将第一PMOS管Q3的衬底接入自身的源端。
其中，对于PMOS管支路，在该PMOS管支路与电源间设置第二PMOS管Q5，并将第二PMOS管Q5的漏端接入电源，将第二PMOS管Q5的源端接入PMOS管支路处PMOS管Q6的漏端，将第二PMOS管Q5的栅极通过一第三电阻接地，将第二PMOS管Q5的衬底接入自身的源端。
以上示意性的对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际的结构并不局限于此。所以，如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (1)
1.用于无内部稳压源集成电路的接反限流结构，其特征在于：包括设于无源器件支路处的第一接反限流电路、设于NPN管支路处的第二接反限流电路、设于NMOS管支路处的第三接反限流电路，和设于PMOS管支路处的第四接反限流电路；第一接反限流电路包括用于去掉N型隔离岛的导电位或将N型隔离岛的导电位与无源器件支路处无源器件电位较高一端进行连接的导通通路；第二接反限流电路包括设于NPN管支路与电源间的PNP管，该PNP管的发射极接入电源，该PNP管的集电极接入NPN管支路处NPN管的集电极，该PNP管的基极通过一第一电阻接地；第三接反限流电路包括设于NMOS管支路与电源间的第一PMOS管，第一PMOS管的漏端接入电源，第一PMOS管的源端接入NMOS管支路处NMOS管的漏端，第一PMOS管的栅极通过一第二电阻接地，第一PMOS管的衬底接入自身的源端；第四接反限流电路包括设于PMOS管支路与电源间的第二PMOS管，第二PMOS管的漏端接入电源，第二PMOS管的源端接入PMOS管支路处PMOS管的漏端，第二PMOS管的栅极通过一第三电阻接地，第二PMOS管的衬底接入自身的源端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720322149.0U CN206602111U (zh) | 2017-03-30 | 2017-03-30 | 用于无内部稳压源集成电路的接反限流结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720322149.0U CN206602111U (zh) | 2017-03-30 | 2017-03-30 | 用于无内部稳压源集成电路的接反限流结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN206602111U true CN206602111U (zh) | 2017-10-31 |
Family
ID=60145915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201720322149.0U Active CN206602111U (zh) | 2017-03-30 | 2017-03-30 | 用于无内部稳压源集成电路的接反限流结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN206602111U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106847807A (zh) * | 2017-03-30 | 2017-06-13 | 鑫雁电子科技（上海）有限公司 | 用于无内部稳压源集成电路的接反限流结构及方法 |
-
2017
- 2017-03-30 CN CN201720322149.0U patent/CN206602111U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106847807A (zh) * | 2017-03-30 | 2017-06-13 | 鑫雁电子科技（上海）有限公司 | 用于无内部稳压源集成电路的接反限流结构及方法 |
| CN106847807B (zh) * | 2017-03-30 | 2018-11-13 | 鑫雁电子科技（上海）有限公司 | 用于无内部稳压源集成电路的接反限流结构及方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103187414B (zh) | Esd保护电路单元 | |
| CN104078459B (zh) | 静电保护结构及静电保护电路 | |
| TWI295101B (en) | Low voltage triggering silicon controlled rectifier and circuit thereof | |
| CN103427408B (zh) | 用于高电压应用的静电放电保护 | |
| EP4250569A2 (en) | A circuit and device including a transistor and diode | |
| CN107799517A (zh) | 用于半导体结构的esd装置 | |
| CN101174622B (zh) | 接垫的静电放电保护装置与其方法及结构 | |
| CN201860305U (zh) | 用于usb模拟开关的带电/掉电情况下的过压保护电路 | |
| CN206602111U (zh) | 用于无内部稳压源集成电路的接反限流结构 | |
| TW561608B (en) | Electrostatic discharge protection apparatus for too-high or too-low input voltage reference level | |
| CN106847807B (zh) | 用于无内部稳压源集成电路的接反限流结构及方法 | |
| CN104103635A (zh) | 静电放电保护结构 | |
| CN101621198B (zh) | 一种有效的静电放电保护电路 | |
| CN202394973U (zh) | Soi/cmos集成电路电源与地之间的esd保护结构 | |
| CN104078460B (zh) | 静电保护结构及静电保护电路 | |
| TWI665805B (zh) | 靜電放電保護裝置及其應用 | |
| CN103378169A (zh) | 双阱横向可控硅整流器 | |
| CN103681651B (zh) | 静电放电保护电路装置 | |
| CN105374816B (zh) | 一种基于锗硅异质结工艺的双向esd保护器件 | |
| CN109638013A (zh) | 一种触发电压连续可调的scr esd放电结构及其触发实现方法 | |
| CN109148438A (zh) | 高压静电保护器件及等效电路 | |
| CN104576640A (zh) | 一种IO Pad的ESD静电防护结构 | |
| CN104183593A (zh) | 静电放电保护结构 | |
| CN103515379A (zh) | 无受闩锁影响的esd保护 | |
| CN103545306B (zh) | 静电放电保护电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |