CN104183593A - 静电放电保护结构 - Google Patents

Abstract

一种静电放电保护结构，包括：半导体衬底；位于所述半导体衬底表面并列设置的若干NMOS晶体管，位于所述半导体衬底内的第一连接区和第一N型阱区，所述第一N型阱区位于所述第一连接区和NMOS晶体管之间；所述第一N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连接，所述第一连接区与NMOS晶体管的栅极相连接。不仅可以提高静电放电的响应速度，还能提高不同NMOS晶体管对应的寄生NPN三极管的导通均匀性，有利于提高静电放电能力。

Description

静电放电保护结构

技术领域

本发明涉及半导体领域，特别涉及一种静电放电保护结构。

背景技术

随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。现在有很多种静电放电保护结构的设计和应用，通常包括：栅接地的N型场效应晶体管（Gate Grounded NMOS，GGNMOS）保护电路、二极管保护电路、可控硅（Silicon Controlled Rectifier，SCR）保护电路等。

其中，栅接地的N型场效应晶体管（Gate Grounded NMOS，GGNMOS）保护电路的电路图如图1所示，所述多个栅接地的N型场效应晶体管10位于外部电路11和芯片内部电路12之间，且所述栅接地的N型场效应晶体管10的漏极分别与外部电路11和芯片内部电路12相连接，外部电路11产生的静电电流通过所述栅接地的N型场效应晶体管10流向地，外部电路11的静电电压较低，不会使得所述芯片内部电路12受到的电压太高，所述芯片内部电路12不会被高电压损毁。

所述栅接地的N型场效应晶体管的结构如图2所示，由于所述晶体管为N型场效应晶体管，所述栅接地的N型场效应晶体管的源极22、漏极21为N型，所述衬底20为P型，所述漏极21、衬底20、源极22形成一个寄生的NPN三极管24，所述源极22为寄生三极管24的发射极，所述漏极21为寄生三极管24的集电极，所述衬底20为寄生三极管24的基区，其中，所述源极22、衬底20、栅极23接地。由于外部电路的静电电压使得所述栅接地的N型场效应晶体管的漏极电压不断上升，当所述漏极电压高于漏极21、衬底20两者之间的PN结的击穿电压时，从漏极21到衬底20将产生一个较大的击穿电流。由于所述衬底20接地，所述击穿电流也将流向地，但由于从漏极21边缘的衬底20到接地的衬底20之间会有部分寄生电阻25，所述击穿电流在该寄生电阻25上流过会产生电势差，使得源极22与衬底20靠近源漏极的部分存在电势差，从而使得源极22、衬底20、漏极21所形成的NPN三极管24开启，形成漏极电流，将漏极21的积累的静电电荷从源极22流走。且三极管具有电流放大作用，可以提高漏极电流的泄放能力，从而使得漏极电压可以很快地下降，保护芯片内部电路不被静电电压损毁。

由于静电电流通常很大，现有技术中通常将多个GGNMOS晶体管并联在一起作为静电放电保护结构以提高静电放电能力。但是出于版图设计考虑，现有的接地的连接区通常统一位于GGNMOS晶体管的最外侧，使得现有技术中的不同位置的GGNMOS晶体管对应的寄生电阻各不相同，使得源极与衬底靠近源漏极部分的电势差也各不相同，所述源极、衬底、漏极所形成的寄生NPN三极管不会同时开启，使得现有的静电放电保护结构中多个GGNMOS晶体管的导通均匀性较差。当其中部分GGNMOS晶体管导通后，其他的就不容易导通，会严重影响静电放电保护结构的能力，可能会导致放电电流过高而烧毁，且如果只有部分GGNMOS晶体管被导通，那么未导通GGNMOS晶体管就无法起到保护作用，减低了静电保护的能力。

发明内容

本发明解决的问题是提供一种静电放电保护结构，可以提高静电放电保护结构的导通均匀性和响应速度，提高静电保护能力。

为解决上述问题，本发明提供一种静电放电保护结构，包括：半导体衬底；位于所述半导体衬底表面并列设置的若干NMOS晶体管，位于所述半导体衬底内的第一连接区和第一N型阱区，所述第一N型阱区位于所述第一连接区和NMOS晶体管之间；所述第一N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连接，所述第一连接区与NMOS晶体管的栅极相连接。

可选的，还包括第二N型阱区，所述第二N型阱区位于相邻的NMOS晶体管之间。

可选的，所述第二N型阱区位于两个相邻NMOS晶体管的源极之间。

可选的，还包括，位于两个相邻NMOS晶体管的源极之间的两个第二N型阱区和位于所述两个第二N型阱区之间的第二连接区。

可选的，每两个NMOS晶体管之间具有第二N型阱区。

可选的，所述第一N型阱区和第二N型阱区的掺杂深度、掺杂浓度相同。

可选的，还包括，位于所述半导体衬底内的P型阱区，所述NMOS晶体管的源极和漏极位于所述P型阱区内。

可选的，所述P型阱区和第一连接区的掺杂深度、掺杂浓度相同。

可选的，还包括：位于所述N型阱区内的第一N型重掺杂区，所述第一N型重掺杂区的掺杂浓度大于N型阱区的掺杂浓度。

可选的，还包括：位于所述第一连接区内的第一P型重掺杂区，所述第一P型重掺杂区的掺杂浓度大于第一连接区的掺杂浓度。

与现有技术相比，本发明的技术方案具有以下优点：

由于与静电放电输入端相连接的第一N型阱区位于所述第一连接区和NMOS晶体管之间，当外界静电脉冲产生的静电电压施加到所述静电放电输入端时，所述第一N型阱区会将相邻的第一连接区和半导体衬底的电压提升，使得NMOS晶体管的源极和与源极接触的半导体衬底之间的PN结很容易开启，不需要利用衬底的寄生电阻提升半导体衬底的电压，即使不同位置的寄生电阻都不相同，寄生电阻上的对应电势差都不相同，但由于半导体衬底的电压已足够使得源极和半导体衬底的PN结开启，使得所述静电放电保护结构的NMOS晶体管都能同时开启，有利于提高静电放电保护结构的导通均匀性，提高静电保护能力。并且，由于所述第一连接区与NMOS晶体管的栅极相连接，所述第一N型阱区也会使得NMOS晶体管的栅极电压提升，有利于降低半导体衬底和漏极之间的反向击穿电压，使得NMOS晶体管对应的NPN三极管更容易开启，可以提高静电放电的响应速度。

附图说明

图1是现有技术的GGNMOS晶体管保护电路的电路图；

图2是现有技术中的GGNMOS晶体管的结构示意图；

图3～图5是本发明实施例的静电放电保护结构的结构示意图；

图6为现有技术中的GGNMOS晶体管的漏极电流和漏极电压的I/V特性图。

具体实施方式

由于现有技术形成的多个GGNMOS晶体管并不能同时开启，导通均匀性较差，为此，本发明实施例提供了一种静电放电保护结构，具体包括：半导体衬底；位于所述半导体衬底表面并列设置的若干NMOS晶体管，位于所述半导体衬底内的第一连接区和第一N型阱区，所述第一N型阱区位于所述第一连接区和NMOS晶体管之间；所述第一N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连，所述第一连接区与NMOS晶体管的栅极相连接。

由于第一N型阱区位于所述第一连接区和NMOS晶体管之间，当外界静电脉冲产生的静电电压施加到所述静电放电输入端时，所述第一N型阱区会将相邻的第一连接区和半导体衬底的电压提升，使得NMOS晶体管的源极和接触的半导体衬底之间的PN结很容易开启，不需要利用衬底的寄生电阻提升半导体衬底的电压，当所述静电电压将所述NMOS晶体管的漏极和半导体衬底之间的PN结反向击穿时，击穿电流会直接流向源极进行静电放电。即使不同位置的寄生电阻都不相同，寄生电阻上的对应电势差都不相同，但由于半导体衬底的电压已足够使得源极和半导体衬底的PN结开启，使得所述静电放电保护结构的NMOS晶体管都能同时开启，有利于提高静电放电保护结构的导通均匀性，提高静电保护能力。并且，由于所述第一连接区与NMOS晶体管的栅极相连接，所述第一N型阱区也会使得NMOS晶体管的栅极电压提升，有利于降低半导体衬底和漏极之间的反向击穿电压，使得NMOS晶体管对应的NPN三极管更容易开启，可以提高静电放电的响应速度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例首先提供了一种静电放电保护结构，请参考图3，为本发明实施例的静电放电保护结构的结构示意图，具体包括：

半导体衬底100；位于所述半导体衬底100内的P型阱区101；位于所述P型阱区101表面且并列设置的若干NMOS晶体管，所述NMOS晶体管包括位于所述P型阱区101表面的栅极110和N型重掺杂的源极120、漏极130，所述相邻的NMOS晶体管之间共用源极120或漏极130；位于所述若干个NMOS晶体管两侧的半导体衬底100内的第一N型阱区102和第一连接区103，所述第一N型阱区102将P型阱区101和第一连接区103相隔离；位于所述第一N型阱区102和P型阱区101之间和位于所述第一连接区103和第一N型阱区102之间的浅沟槽隔离结构106；所述第一N型阱区102、NMOS晶体管的漏极130与静电放电输入端ESD相连接，所述源极120与接地端GND相连，所述第一连接区103与NMOS晶体管的栅极110相连接。

所述半导体衬底100为硅衬底、锗衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底等。在本实施例中，所述半导体衬底100为P型硅衬底，所述半导体衬底100内轻掺杂有P型杂质离子，例如B、In等。在其他实施例中，所述半导体衬底还可以为N型的半导体衬底，且所述N型的半导体衬底内形成有P型阱区，在所述P型阱区表面形成NMOS晶体管。

在本实施例中，在所述P型半导体衬底100内形成有P型阱区101，所述P型阱区101的掺杂浓度大于P型半导体衬底100的掺杂浓度，由于所述NMOS晶体管形成于所述P型阱区101的表面，较高的掺杂浓度会降低源漏之间的导通电阻，避免沟道区过热造成烧毁，且较高掺杂浓度的P型阱区会降低漏极与衬底之间的击穿电压，从而尽快进行静电放电。在其他实施例中，也可以不形成所述P型阱区，直接在所述P型半导体衬底表面形成NMOS晶体管。

所述各个NMOS晶体管的尺寸和形成工艺都相同，所述各个NMOS晶体管都相同，使得各个NMOS晶体管对应的寄生NPN管能同时导通。在本实施例中，所述NMOS晶体管并列地设置于所述P型阱区101表面，且所述相邻的NMOS晶体管之间共用源极120或漏极130，以节省芯片面积。在其他实施例中，每个NMOS晶体管也可以单独拥有一个源极和漏极。

所述第一连接区103为P型掺杂区，使得所述第一连接区103与半导体衬底100、P型阱区101电学连接。在本实施例中，所述第一连接区103的掺杂深度和掺杂浓度与P型阱区101的掺杂深度和掺杂浓度相同，两者可采用同一掺杂工艺同时形成。在其他实施例中，所述第一连接区的掺杂深度和掺杂浓度也可以与P型阱区的掺杂深度和掺杂浓度不相同。

所述第一连接区103内还形成有第一P型重掺杂区140，所述第一P型重掺杂区140的掺杂浓度大于第一连接区103的掺杂浓度，由于后续在所述第一P型重掺杂区140表面形成导电插塞和互连层与NMOS晶体管的栅极相连，因此所述高掺杂浓度的第一P型重掺杂区140有利于降低接触电阻。

在本实施例中，所述第一N型阱区102位于所述P型阱区101和第一连接区103之间，且所述第一N型阱区102的深度等于所述P型阱区101和第一连接区103的深度。在其他实施例中，所述第一N型阱区的深度还可以大于或小于所述P型阱区和第一连接区的深度。

所述第一N型阱区102内还形成有第一N型重掺杂区150，所述第一N型重掺杂区150的掺杂浓度大于第一N型阱区102的掺杂浓度，由于后续在所述第一N型重掺杂区150表面形成导电插塞、互连层与静电放电输入端ESD相连，因此所述高掺杂浓度的第一N型重掺杂区150有利于降低接触电阻。所述第一N型重掺杂区150的掺杂深度和掺杂浓度可以与NMOS晶体管的源极、漏极的掺杂深度和掺杂浓度相同，可以采用同一掺杂工艺同时形成。

所述第一N型阱区102的掺杂浓度小于N型源极120或漏极130的掺杂浓度，使得所述第一N型阱区102与P型阱区101之间的击穿电压大于所述漏极130与P型阱区101之间的击穿电压，所述第一N型阱区102与P型阱区101、连接区103之间的PN结不容易被击穿。因此，静电电流不容易从所述第一N型阱区102流走，都会经过所述NMOS晶体管所构成的NPN三极管流走，从而保护了静电放电保护结构。

在本实施例中，所述第一N型阱区102、NMOS晶体管的漏极130与静电放电输入端ESD相连接，所述源极120与接地端GND相连接，所述NMOS晶体管的栅极110与第一连接区103相连接。当外界静电脉冲产生的静电电压施加到所述静电放电输入端ESD时，由于所述第一N型阱区102深入到半导体衬底100内部，靠近第一N型阱区102的P型阱区101和第一连接区103都会产生一个感应电势。当所述P型阱区101和第一连接区103的掺杂浓度相同时，所述P型阱区101和第一连接区103产生的感应电势也相同。所述感应电势大于0伏，使得P型阱区101的电势大于0伏，且由于源极120接地，可以使得源极120与P型阱区101之间的PN结容易正向导通。且当所述静电电压将漏极130与P型阱区101之间的PN结反向击穿后，由每一个NMOS晶体管的漏极130、P型阱区101和源极120构成的NPN三极管会立刻导通，利用所述NPN三极管将静电电流通过漏极、P型阱区和源极从接地端GND流走。且由于P型阱区101与半导体衬底之间没有产生电流，所述P型阱区101的各个位置的感应电势基本相等，可以有效地提高导通均匀性。当所述感应电势大于PN结的正向开启电压（通常为0.7伏左右），使得在漏极130与P型阱区101之间的PN结被反向击穿时，每一个NMOS晶体管的源极120与P型阱区101之间的PN结都会正向导通，每一个寄生NPN三极管都会同时导通进行放电，从而保证了静电放电保护结构的导通均匀性，提高了静电放电能力。

请参考图6和图2，图6为现有的静电放电保护结构中的GGNMOS晶体管的漏极电流和漏极电压的I/V特性图。当静电脉冲产生的静电电压施加到所述GGNMOS晶体管的漏极21上时，所述静电电压主要加在GGNMOS晶体管的漏极21和衬底20之间反偏的PN结上，直到漏极电压达到第一击穿电压V1，漏极电流达到I1；此时施加在衬底20的寄生电阻25上的电压变大，寄生三极管开启，静电电流通过GGNMOS晶体管进行放电，漏极电压立刻下降并进入负阻状态，漏极电压很快被拉低到保持电压V2，漏极电流增大达到I2；此后GGNMOS晶体管的沟道区重新进入低阻状态，直到静电电荷被释放完，如果静电电荷还未释放完，随着静电放电的漏极电流继续增加，漏极电压继续增加，直到漏极电压达到第二击穿电压V3，漏极电流达到I3时，静电放电的电流产生的热会引发热击穿，GGNMOS晶体管会进入二次击穿区域，漏极电流继续增大，漏极电压被拉低，GGNMOS晶体管被烧毁。在现有的GGNMOS晶体管中，所述V3往往小于V1，且由于部分GGNMOS晶体管会先导通时，部分静电电荷通过导通的GGNMOS晶体管释放，静电电压降低，静电电压再也上升不到V1，即使漏极电压达到第二击穿电压V3，由于所述V3往往小于V1，部分未导通的GGNMOS晶体管也不会再导通，静电脉冲只能通过少数几个导通的GGNMOS晶体管释放，单个GGNMOS晶体管的放电电流过大，容易烧毁GGNMOS晶体管，导通均匀性不佳，不能有效的进行静电放电保护。

为此，需要降低静电放电保护结构中的NMOS晶体管的第一击穿电压V1。在本发明实施例中，请继续参考图3，由于所述NMOS晶体管的栅极110与第一连接区103相连接，所述第一连接区103产生的感应电势也会施加在所述NMOS晶体管的栅极110上，使得栅极电压大于0伏。由于静电放电的静电电压各不相同，使得产生的感应电势也各不相同，所述施加在所述NMOS晶体管栅极110的栅极电压也各不相同。当所述静电放电产生的感应电势大于NMOS晶体管的栅极110的阈值电压，即栅极电压大于NMOS晶体管的栅极110的阈值电压时，NMOS晶体管的沟道区导通，利用所述NMOS晶体管进行静电放电。当所述栅极电压大于0伏且小于NMOS晶体管的栅极110的阈值电压时，所述大于0伏的栅极电压会使得所述漏极130和P型阱区101之间的耗尽区的部分电场会变大，强的局部电场会使得漏极130和P型阱区101之间的击穿电压变小，最终利用NMOS晶体管对应的寄生NPN三极管进行静电放电，可以缩短静电放电的响应时间，提高响应速度，且利用三极管进行放电还可以放大漏极电流，有利于提高静电放电能力。同时，所述大于0伏的栅极电压还可以使得NMOS晶体管的第一击穿电压V1小于第二击穿电压V3，即使大部分NMOS晶体管先导通，有部分NMOS晶体管未导通，由于所述导通的NMOS晶体的漏极电压在静电放电的过程中会上升至第二击穿电压V3，而V3大于V1，当所述静电电压上升的过程中，其余未导通的NMOS晶体管也会导通，使得所有的NMOS晶体管同时释放静电，同时部分先导通的NMOS晶体管还未发生二次击穿，既避免了保护电路过早失效，还增加了导通的NMOS晶体管的数量，提高了所述静电放电保护结构的静电放电能力，提高了导通均匀性。

在其他实施例中，所述静电放电保护结构还可以包括第二N型阱区，所述第二N型阱区位于两个相邻NMOS晶体管之间，且所述第二N型阱区、第一N型阱区与静电放电输入端ESD相连接。

请参考图4，所述静电放电保护结构还包括：位于每两个NMOS晶体管之间的两个第二N型阱区104和位于所述两个第二N型阱区104之间的第二连接区105，且所述第二N型阱区104的外侧与NMOS晶体管的源极120相接触。在其他实施例中，也可以在每隔多于两个的NMOS晶体管之间的半导体衬底内设置两个第二N型阱区和位于所述两个第二N型阱区之间的第二连接区。

在本实施例中，所述第一N型阱区102和第二N型阱区104的掺杂深度、掺杂浓度相同，采用同一掺杂工艺同时形成。在其他实施例中，所述第一N型阱区和第二N型阱区也可以分开形成。

在本实施例中，所述第一连接区103和第二连接区105的掺杂深度、掺杂浓度相同，采用同一掺杂工艺同时形成。在其他实施例中，所述第一连接区和第二连接区也可以分开形成。

在本实施例中，所述第二N型阱区104的深度与P型阱区101的深度相等，所述第二N型阱区104将不同NMOS晶体管对应的P型阱区101相隔离。在其他实施例中，所述第二N型阱区的深度也可以大于或小于P型阱区的深度。

所述第一N型阱区102、第二N型阱区104与静电放电输入端ESD相连接，靠近第二N型阱区102的P型阱区201和第二连接区105也会产生一个感应电势，所述感应电势的大小与第一N型阱区102引起的感应电势的大小相同。且由于每一个NMOS晶体管的源极220的一侧都具有第一N型阱区202或第二N型阱区204，使得所述每一个NMOS晶体管的源极220与接触的P型阱区201之间的电势差都相同，使得各个NMOS晶体管对应的NPN三极管能同时导通，能更进一步的提高了导通均匀性，提高了所述静电放电保护结构的静电放电能力。

所述第一连接区103、第二连接区105与NMOS晶体管的栅极110相连接，利用第一连接区103、第二连接区105的感应电势提升NMOS晶体管的栅极电压。且由于所述第二连接区105位于NMOS晶体管之间，有利于最终的导通均匀性。

在其他实施例中，请参考图5，所述静电放电保护结构还包括：位于每两个NMOS晶体管之间的一个第二N型阱区104，所述第二N型阱区104位于两个相邻NMOS晶体管的源极120之间，利用所述第二N型阱区104使得与第二N型阱区104相接触的P型阱区101产生相同的感应电势，使得每一个NMOS晶体管的源极和与源极接触的P型阱区之间的电势差都相等，各个NMOS晶体管对应的NPN三极管能同时导通，能更进一步地提高了导通均匀性，提高了所述静电放电保护结构的静电放电能力。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种静电放电保护结构，其特征在于，包括：

半导体衬底；

位于所述半导体衬底表面并列设置的若干NMOS晶体管，位于所述半导体衬底内的第一连接区和第一N型阱区，所述第一N型阱区位于所述第一连接区和NMOS晶体管之间；

所述第一N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连接，所述第一连接区与NMOS晶体管的栅极相连接。

2.如权利要求1所述的静电放电保护结构，其特征在于，还包括第二N型阱区，所述第二N型阱区位于相邻的NMOS晶体管之间。

3.如权利要求2所述的静电放电保护结构，其特征在于，所述第二N型阱区位于两个相邻NMOS晶体管的源极之间。

4.如权利要求2所述的静电放电保护结构，其特征在于，还包括，位于两个相邻NMOS晶体管的源极之间的两个第二N型阱区和位于所述两个第二N型阱区之间的第二连接区。

5.如权利要求2所述的静电放电保护结构，其特征在于，每两个NMOS晶体管之间具有第二N型阱区。

6.如权利要求2所述的静电放电保护结构，其特征在于，所述第一N型阱区和第二N型阱区的掺杂深度、掺杂浓度相同。

7.如权利要求1所述的静电放电保护结构，其特征在于，还包括，位于所述半导体衬底内的P型阱区，所述NMOS晶体管的源极和漏极位于所述P型阱区内。

8.如权利要求1所述的静电放电保护结构，其特征在于，所述P型阱区和第一连接区的掺杂深度、掺杂浓度相同。

9.如权利要求1所述的静电放电保护结构，其特征在于，还包括：位于所述N型阱区内的第一N型重掺杂区，所述第一N型重掺杂区的掺杂浓度大于N型阱区的掺杂浓度。

10.如权利要求1所述的静电放电保护结构，其特征在于，还包括：位于所述第一连接区内的第一P型重掺杂区，所述第一P型重掺杂区的掺杂浓度大于第一连接区的掺杂浓度。