CN104103635A

CN104103635A - 静电放电保护结构

Info

Publication number: CN104103635A
Application number: CN201310113685.6A
Authority: CN
Inventors: 甘正浩
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-04-02
Filing date: 2013-04-02
Publication date: 2014-10-15
Anticipated expiration: 2033-04-02
Also published as: CN104103635B

Abstract

一种静电放电保护结构，包括：P型半导体衬底；位于所述P型半导体衬底表面并列设置的若干NMOS晶体管，位于所述P型半导体衬底内的连接区和N型阱区，所述N型阱区至少位于所述连接区和NMOS晶体管之间；所述N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连。由于N型阱区至少位于所述连接区和NMOS晶体管之间，当外界静电脉冲产生的静电电压施加到所述静电放电输入端时，所述N型阱区会将NMOS晶体管的衬底电压提升，使得NMOS晶体管的源极和衬底很容易开启，有利于提高静电放电保护结构的导通均匀性，提高静电保护能力。

Description

静电放电保护结构

技术领域

本发明涉及集成电路领域，特别涉及一种静电放电保护结构。

背景技术

随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。现在有很多种静电放电保护电路的设计和应用，通常包括：栅接地的N型场效应晶体管（Gate Grounded NMOS，GGNMOS）保护电路、二极管保护电路、可控硅（Silicon Controlled Rectifier，SCR）保护电路等。

其中，栅接地的N型场效应晶体管（Gate Grounded NMOS，GGNMOS）保护电路的电路图如图1所示，所述多个栅接地的N型场效应晶体管10位于外部电路11和芯片内部电路12之间且所述栅接地的N型场效应晶体管10的漏极分别与外部电路11和芯片内部电路12相连接，外部电路11产生的静电电流通过所述栅接地的N型场效应晶体管10流向地，外部电路11的静电电压较低，不会使得所述芯片内部电路12受到的电压太高，所述芯片内部电路12不会被高电压损毁。

所述栅接地的N型场效应晶体管的结构如图2所示，由于所述晶体管为N型场效应晶体管，所述栅接地的N型场效应晶体管的源极22、漏极21为N型，所述衬底20为P型，所述漏极21、衬底20、源极22形成一个寄生的NPN三极管24，所述源极22为寄生三极管24的发射极，所述漏极21为寄生三极管24的集电极，所述衬底20为寄生三极管24的基区，其中，所述源极22、衬底20、栅极23接地。由于外部电路的静电电压使得所述栅接地的N型场效应晶体管的漏极电压不断上升，当所述漏极电压高于漏极21、衬底20两者之间的PN结的击穿电压时，从漏极21到衬底20将产生一个较大的击穿电流。由于所述衬底20接地，所述击穿电流也将流向地，但由于从漏极边缘的衬底到接地的衬底之间会有部分寄生电阻25，所述击穿电流在该寄生电阻25上流过会产生电势差，使得源极22与衬底20靠近源漏极的部分存在电势差，从而使得源极22、衬底20、漏极21所形成的NPN三极管24开启，形成漏极电流，将漏极21的积累的静电电荷从源极22流走。且三极管具有电流放大作用，可以提高漏极电流的泄放能力，从而使得漏极电压可以很快地下降，保护芯片内部电路不被静电电压损毁。

由于静电电流通常很大，现有技术中通常将多个GGNMOS晶体管并联在一起作为静电放电保护电路以提高静电放电能力。但是处于版图设计考虑，现有的接地的连接区通常统一位于GGNMOS晶体管的最外侧，使得现有技术中的不同位置的GGNMOS晶体管对应的寄生电阻各不相同，使得源极与衬底靠近源漏极部分的电势差也各不相同，所述源极、衬底、漏极所形成的寄生NPN三极管不会同时开启，使得现有的静电放电保护电路中多个GGNMOS晶体管的导通均匀性较差。当其中部分GGNMOS晶体管导通后，其他的就不容易导通，会严重影响静电放电保护电路的能力，可能会导致放电电流过高而烧毁，且如果只有部分GGNMOS晶体管被导通，那么未导通GGNMOS晶体管就无法起到保护作用，减低了静电保护的能力。

发明内容

本发明解决的问题是提供一种静电放电保护结构，可以提高静电放电保护结构的导通均匀性，提高静电保护能力。

为解决上述问题，本发明技术方案提供了一种静电放电保护结构，包括：P型半导体衬底；位于所述P型半导体衬底表面并列设置的若干NMOS晶体管，位于所述P型半导体衬底内的连接区和N型阱区，所述N型阱区位于所述连接区和NMOS晶体管之间；所述N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连。

可选的，还包括：所述连接区与接地端相连。

可选的，还包括：所述NMOS晶体管的栅极与接地端相连。

可选的，还包括：所述连接区、NMOS晶体管的栅极与接地端相连。

可选的，还包括：第一电压端，所述第一电压端的电压大于0伏，且所述连接区与第一电压端相连。

可选的，还包括：第一电压端，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，且所述NMOS晶体管的栅极与第一电压端相连。

可选的，还包括：第一电压端，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，且所述连接区、NMOS晶体管的栅极与第一电压端相连。

可选的，还包括：第一电容与第一电阻串联形成RC电路，所述第一电容的一端与静电放电输入端相连接，所述第一电阻的一端与接地端相连接，所述第一电容与第一电阻相连接的一端作为第一电压端。

可选的，所述第一电压端的电压大于NMOS晶体管的源极与接触源极的半导体衬底之间的PN结正向导通电压，且小于NMOS晶体管的阈值电压。

可选的，所述N型阱区还位于相邻的NMOS晶体管的两个源极之间，且相邻的两个N型阱区之间至少具有两个NMOS晶体管。

可选的，每两个NMOS晶体管的两侧设置有N型阱区。

可选的，还包括，位于所述半导体衬底内的P型阱区，所述P型阱区的掺杂浓度高于P型半导体衬底的掺杂浓度，且所述NMOS晶体管的源极和漏极位于所述P型阱区内。

可选的，所述N型阱区位于连接区和P型阱区之间，且所述N型阱区的深度大于或等于P型阱区的深度。

可选的，还包括：位于所述N型阱区内的第一N型重掺杂区，所述第一N型重掺杂区的掺杂浓度大于N型阱区的掺杂浓度。

可选的，还包括：位于所述连接区内的第一P型重掺杂区，所述第一P型重掺杂区的掺杂浓度大于连接区的掺杂浓度。

与现有技术相比，本发明具有以下优点：

本发明实施例通过在所述P型半导体衬底内设置有N型阱区，且静电放电输入端与N型阱区和NMOS晶体管的漏极相连，当漏极施加有静电电压时，N型阱区上的静电电压会使得P型半导体衬底产生大于0伏的感应电势，使得NMOS晶体管的源极和P型半导体衬底之间的电势差变大，甚至使得源极和P型半导体衬底之间的PN结正向导通。因此当NMOS晶体管的漏极与P型半导体衬底之间的PN结被击穿后，所有的NMOS晶体管都会立刻形成寄生的NPN三极管进行放电，从而提高了静电放电保护电路的导通均匀性，提高了静电放电能力。

进一步的，将所述接地端与第一电压端相连接，所述第一电压端的电压大于0伏，由于接地端的电压大于0伏，而P型半导体衬底的电压大于接地端的电压，更加大于0伏，因此，更容易使得源极和P型半导体衬底之间的PN结正向导通，当NMOS晶体管的漏极与P型半导体衬底之间的PN结被击穿后，所有的NMOS晶体管都会立刻形成寄生的NPN三极管进行放电，进一步提高了静电放电保护电路的导通均匀性，提高了静电放电能力。

进一步的，将所述NMOS晶体管的栅极与第一电压端相连接，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，不会使得NMOS晶体管的沟道区导通，且所述大于0伏的栅极电压会使得所述漏极和衬底之间的耗尽区的部分电场会变大，强的局部电场会使得漏极和衬底之间的击穿电压变小，使得NMOS晶体管的第一击穿电压小于第二击穿电压。即使大部分NMOS晶体管先导通时，有部分NMOS晶体管未导通，由于所述导通的NMOS晶体的漏极电压在静电放电的过程中会上升至第二击穿电压，其余未导通的NMOS晶体管也会导通，使得所有的NMOS晶体管同时释放静电，同时部分先导通的部分NMOS晶体管还未发生二次击穿，既避免了保护电路过早失效，还增加了导通的NMOS晶体管的数量，提高了所述静电放电保护电路的静电放电能力，提高了导通均匀性。

附图说明

图1是现有技术的栅接地的N型场效应晶体管保护电路的电路图；

图2是现有技术中的GGNMOS晶体管的结构示意图；

图3～图7为本发明实施例的静电放电保护结构的结构示意图；

图8为本发明实施例的第一电压端的电路的结构示意图；

图9为现有技术中的GGNMOS晶体管的漏极电流和漏极电压的I/V特性图。

具体实施方式

由于现有技术形成的多个GGNMOS晶体管并不能同时开启，导通均匀性较差，为此，本发明实施例提供了一种静电放电保护结构，具体包括：P型半导体衬底；位于所述P型半导体衬底表面并列设置的若干NMOS晶体管，位于所述P型半导体衬底内的连接区和N型阱区，所述N型阱区至少位于所述连接区和NMOS晶体管之间；所述N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连。

由于N型阱区至少位于所述连接区和NMOS晶体管之间，当外界静电脉冲产生的静电电压施加到所述静电放电输入端时，所述N型阱区会将NMOS晶体管的衬底电压提升，使得NMOS晶体管的源极和衬底很容易开启，不需要利用衬底的寄生电阻提升衬底电压，当所述静电电压将所述NMOS晶体管的漏极和衬底之间的PN结击穿时，击穿电流会直接流向源极进行静电放电。即使不同位置的寄生电阻都不相同，寄生电阻上的对应电势差都不相同，但由于衬底电压已足够使得源极和衬底的PN结开启，使得所述静电放电保护结构的NMOS晶体管都能同时开启，有利于提高静电放电保护结构的导通均匀性，提高静电保护能力。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明实施例首先提供了一种静电放电保护结构，请参考图3，为本发明实施例的静电放电保护结构的结构示意图，具体包括：

P型半导体衬底100；位于所述P型半导体衬底100内的P型阱区101；位于所述P型阱区101表面且并列设置的若干NMOS晶体管，所述NMOS晶体管包括位于所述P型阱区101表面的栅极110和N型重掺杂的源极120、漏极130，所述相邻的NMOS晶体管之间共用源极120或漏极130；位于所述若干个NMOS晶体管两侧的P型半导体衬底100内的N型阱区102和连接区103，所述N型阱区102将P型阱区101和连接区103相隔离；位于所述N型阱区102和P型阱区101之间和位于所述连接区103和N型阱区102之间的浅沟槽隔离结构105；所述N型阱区102、NMOS晶体管的漏极130与静电放电输入端ESD相连接，所述NMOS晶体管的栅极110、源极120和连接区103与接地端GND相连。

所述半导体衬底100为硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，所述半导体衬底100内轻掺杂有P型杂质离子，例如B、In等。在本实施例中，在所述P型半导体衬底100内形成有P型阱区101，所述P型阱区101的掺杂浓度大于P型半导体衬底100的掺杂浓度，由于所述NMOS晶体管形成于所述P型阱区101的表面，较高的掺杂浓度会降低源漏之间的导通电阻，避免沟道区过热造成烧毁，且较高的P型阱区掺杂浓度会降低漏极与衬底之间的击穿电压，从而尽快进行静电放电。在其他实施例中，也可以不形成所述P型阱区，直接在所述P型半导体衬底表面形成NMOS晶体管。

所述各个NMOS晶体管的尺寸和形成工艺都相同，使得所述NMOS晶体管都相同。在本实施例中，请参考图3，所述NMOS晶体管的数量为6个，每一个NMOS晶体管在导通时都相当于一个NPN三极管，且位于其中一侧的三个NPN三极管的基极与连接区之间的寄生电阻都不相同。

在本实施例中，所述NMOS晶体管并列地设置于所述P型阱区101表面，且所述相邻的NMOS晶体管之间共用源极120或漏极130，以节省芯片面积。在其他实施例中，所述每个NMOS晶体管也可以单独拥有一个源极和漏极。

在本实施例中，所述连接区103为P型掺杂区，使得所述连接区103与P型半导体衬底100、P型阱区101电学连接。且所述连接区103与接地端GND相连，而所述连接区103与P型阱区101之间具有寄生电阻，因此可以通过所述寄生电阻对应的电势差来提升对应NMOS晶体管的衬底电压。

在本实施例中，所述连接区103的掺杂深度和掺杂浓度与P型阱区101的掺杂深度和掺杂浓度相同，两者可同时形成。所述连接区103内还形成有第一P型重掺杂区140，所述第一P型重掺杂区140的掺杂浓度大于连接区103的掺杂浓度，由于后续在所述第一P型重掺杂区140表面形成导电插塞与接地端或第一电压端相连，因此所述高掺杂浓度的第一P型重掺杂区140有利于降低接触电阻。

在本实施例中，所述N型阱区102位于所述P型阱区101和连接区103之间，且所述N型阱区102的深度大于或等于所述P型阱区101和连接区103的深度，使得所述P型阱区101和连接区103不直接连接，需要通过具有较高电阻的P型半导体衬底100进行连接，增加了连接区103与NMOS晶体管的衬底之间的寄生电阻，当漏极与P型阱区发生击穿后，施加在寄生电阻上的电势差变大，由于源极接地，P型阱区与源极之间的电势差变大，使得NMOS晶体管的寄生NPN三极管更容易导通，只要NMOS晶体管的漏极与衬底之间的PN结被击穿，更多NMOS晶体管都会导通，从而可以提高静电放电保护结构的导通均匀性，提高静电保护能力。所述N型阱区102还形成有第一N型重掺杂区150，所述第一N型重掺杂区150的掺杂浓度大于N型阱区102的掺杂浓度，由于后续在所述第一N型重掺杂区150表面形成导电插塞与静电放电输入端ESD相连，因此所述高掺杂浓度的第一N型重掺杂区150有利于降低接触电阻。且由于所述N型阱区102的掺杂浓度小于N型源极120或漏极130的掺杂浓度，所述N型阱区102与P型阱区101之间的击穿电压大于所述漏极130与P型阱区101之间的击穿电压，因此，静电电流不容易从所述N型阱区102流走，都会经过所述NMOS晶体管所构成的NPN三极管流走，从而保护了所述静电放电保护电路。

在其他实施例中，所述N型阱区的深度也可以小于所述P型阱区和连接区的深度，且所述N型阱区的底部还形成有P型阱区，使得所述P型阱区和连接区直接相连。

在本实施例中，所述N型阱区102、NMOS晶体管的漏极130与静电放电输入端ESD相连接，所述NMOS晶体管的栅极110、源极120和连接区103与接地端GND相连。当外界静电脉冲产生的静电电压施加到所述静电放电输入端时，由于N型阱区102深入到P型半导体衬底内部，靠近N型阱区102的P型阱区101会产生一个感应电势，所述感应电势大于0伏，使得P型半导体衬底100的电势大于0伏，可以有利于使得源极120与P型阱区101之间的PN结正向导通，且当所述静电电压将漏极130与P型阱区101之间的PN结反向击穿后，每一个NMOS晶体管的漏极130、P型阱区101和源极120构成寄生的NPN三极管，利用所述NPN三极管将静电电流通过漏极、P型阱区和源极从接地端GND流走。由于靠近N型阱区102的P型阱区101会产生一个感应电势，所述感应电势大于0伏，且往往会大于PN结的正向开启电压（通常为0.7伏左右），而连接区103接地，使得在漏极130与P型阱区101之间的PN结反向击穿时，每一个NMOS晶体管的源极120与P型阱区101之间的PN结一定会正向导通，每一个寄生NPN三极管都会同时导通进行放电，从而保证了静电放电保护结构的导通均匀性，提高了静电放电能力。

在其他实施例中，请参考图4，所述N型阱区102还可以位于所述相邻的NMOS晶体管之间，即所述N型阱区102还位于相邻的两个NMOS晶体管的两个源极120之间，或所述N型阱区102还位于相邻的两个NMOS晶体管的两个漏极130之间。由于在图3所示的静电放电保护结构中，所述N型阱区102位于所有的NMOS晶体管的两侧，不同的NMOS晶体管与N型阱区102之间的寄生电阻仍会不同，使得每个NMOS晶体管对应的衬底电压都有所不同，仍容易导致部分NMOS晶体管不能顺利导通。因此在图4中，所述N型阱区102还位于每两个相邻的NMOS晶体管之间，由于N型阱区102产生的感应电势相同，且每一个NMOS晶体管的一侧都具有一个N型阱区102，每一个NMOS晶体管与N型阱区102之间的寄生电阻都相同，使得每一个NMOS晶体管对应的衬底电势都相等，所有的NMOS晶体管都能同时导通，提高了静电放电保护结构的导通均匀性。

在其他实施例中，请参考图5，所述静电放电保护结构还可以包括第一电压端Vin，所述第一电压端的电压大于0伏，且所述连接区103不与接地端相连，而与第一电压端相连。由于所述连接区103与所述第一电压端Vin相连，P型半导体衬底的电势至少要高于第一电压端的电压，从而更容易保证每个NMOS晶体管在漏极被击穿时都同时导通。

在其中一个实施例中，形成所述第一电压端Vin的电路结构请参考图8，包括第一电容C1和第一电阻R1，所述第一电容C1和第一电阻R1串联形成RC电路，且所述第一电容C1的一端与静电放电输入端ESD相连接，所述第一电阻R1的一端与接地端GND相连接，所述第一电容C1和第一电阻R1相连接的一端作为第一电压端Vin。通过调整所述第一电容C1和第一电阻R1，当在静电放电输入端ESD施加有静电电压时，所述第一电压端Vin会产生大于0伏的电压，使得连接区103的电压大于0伏，且由于P型半导体衬底的电势至少要高于第一电压端Vin（即连接区103）的电压，因此，在漏极130与P型阱区101之间的PN结反向击穿时，每一个NMOS晶体管的源极120与P型阱区101之间的PN结会正向导通，每一个寄生NPN三极管都会同时导通进行放电，从而保证了提高静电放电保护结构的导通均匀性。

请参考图9，为现有的静电放电保护结构中的GGNMOS晶体管的漏极电流和漏极电压的I/V特性图。当静电脉冲产生的静电电压施加到所述GGNMOS晶体管的漏极21上时，所述静电电压主要加在GGNMOS晶体管的漏极21和衬底20之间反偏的PN结上，直到漏极电压达到第一击穿电压V₁，漏极电流达到I₁；此时施加在衬底的寄生电阻25上的电压变大，寄生三极管开启，静电电流通过GGNMOS晶体管进行放电，漏极电压立刻下降并进入负阻状态，漏极电压很快被拉低到保持电压V₂，漏极电流增大达到I₂；此后GGNMOS晶体管的沟道区重新进入低阻状态，直到静电电荷被释放完，如果静电电荷还未释放完，随着静电放电的漏极电流继续增加，漏极电压继续增加，直到漏极电压达到第二击穿电压V₃，漏极电流达到I₃时，静电放电的电流产生的热会引发热击穿，GGNMOS晶体管会进入二次击穿区域，漏极电流继续增大，漏极电压被拉低，GGNMOS晶体管被烧毁。在现有的GGNMOS晶体管中，所述V₃往往小于V₁，且由于部分GGNMOS晶体管会先导通时，部分静电电荷通过导通的GGNMOS晶体管释放，静电电压降低，静电电压再也上升不到V₁，即使漏极电压达到第二击穿电压V₃，由于所述V₃往往小于V₁，部分未导通的GGNMOS晶体管也不会再导通，静电脉冲只能通过少数几个导通的GGNMOS晶体管释放，单个GGNMOS晶体管的放电电流过大，容易烧毁GGNMOS晶体管，导通均匀性不佳，不能有效的进行静电放电保护。

为此，需要降低静电放电保护结构中的NMOS晶体管的第一击穿电压V₁。在本发明的其他实施例中，请参考图6，还可以将所述第一电压端Vin与NMOS晶体管的栅极110相连接，当所述第一电压端的电压大于0伏，小于NMOS晶体管的阈值电压时，不会使得NMOS晶体管的沟道区导通，且所述大于0伏的栅极电压会使得所述漏极和衬底之间的耗尽区的部分电场会变大，强的局部电场会使得漏极和衬底之间的击穿电压变小，使得NMOS晶体管的第一击穿电压V₁小于第二击穿电压V₃。即使大部分NMOS晶体管先导通，有部分NMOS晶体管未导通，由于所述导通的NMOS晶体的漏极电压在静电放电的过程中会上升至第二击穿电压V₃，而V₃大于V₁，当所述静电电压上升的过程中，其余未导通的NMOS晶体管也会导通，使得所有的NMOS晶体管同时释放静电，同时部分先导通的NMOS晶体管还未发生二次击穿，既避免了保护电路过早失效，还增加了导通的NMOS晶体管的数量，提高了所述静电放电保护电路的静电放电能力，提高了导通均匀性。

在其他实施例中，请参考图7，还可以将所述第一电压端同时与NMOS晶体管的栅极、连接区相连接，所述第一电压端的电压大于0伏，小于NMOS晶体管的阈值电压，既能提高NMOS晶体管的衬底电压，又能降低NMOS晶体管的第一击穿电压V₁，从而更有利于提高静电放电保护电路的导通均匀性，提高静电放电能力。

综上，本发明实施例通过在所述P型半导体衬底内设置有N型阱区，且静电放电输入端与N型阱区和NMOS晶体管的漏极相连，当漏极施加有静电电压时，N型阱区上的静电电压会使得P型半导体衬底产生大于0伏的感应电势，使得NMOS晶体管的源极和P型半导体衬底之间的电势差变大，甚至使得源极和P型半导体衬底之间的PN结正向导通。因此当NMOS晶体管的漏极与P型半导体衬底之间的PN结被击穿后，所有的NMOS晶体管都会立刻形成寄生的NPN三极管进行放电，从而提高了静电放电保护电路的导通均匀性，提高了静电放电能力。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种静电放电保护结构，其特征在于，包括：P型半导体衬底；位于所述P型半导体衬底表面并列设置的若干NMOS晶体管，位于所述P型半导体衬底内的连接区和N型阱区，所述N型阱区位于所述连接区和NMOS晶体管之间；所述N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连。

2.如权利要求1所述的静电放电保护结构，其特征在于，还包括：所述连接区与接地端相连。

3.如权利要求1所述的静电放电保护结构，其特征在于，还包括：所述NMOS晶体管的栅极与接地端相连。

4.如权利要求1所述的静电放电保护结构，其特征在于，还包括：所述连接区、NMOS晶体管的栅极与接地端相连。

5.如权利要求1所述的静电放电保护结构，其特征在于，还包括：第一电压端，所述第一电压端的电压大于0伏，且所述连接区与第一电压端相连。

6.如权利要求1所述的静电放电保护结构，其特征在于，还包括：第一电压端，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，且所述NMOS晶体管的栅极与第一电压端相连。

7.如权利要求1所述的静电放电保护结构，其特征在于，还包括：第一电压端，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，且所述连接区、NMOS晶体管的栅极与第一电压端相连。

8.如权利要求5或6或7所述的静电放电保护结构，其特征在于，还包括：第一电容与第一电阻串联形成RC电路，所述第一电容的一端与静电放电输入端相连接，所述第一电阻的一端与接地端相连接，所述第一电容与第一电阻相连接的一端作为第一电压端。

9.如权利要求7所述的静电放电保护结构，其特征在于，所述第一电压端的电压大于NMOS晶体管的源极与接触源极的半导体衬底之间的PN结正向导通电压，且小于NMOS晶体管的阈值电压。

10.如权利要求1所述的静电放电保护结构，其特征在于，所述N型阱区还位于相邻的NMOS晶体管的两个源极之间，且相邻的两个N型阱区之间至少具有两个NMOS晶体管。

11.如权利要求10所述的静电放电保护结构，其特征在于，每两个NMOS晶体管的两侧设置有N型阱区。

12.如权利要求1所述的静电放电保护结构，其特征在于，还包括，位于所述半导体衬底内的P型阱区，所述P型阱区的掺杂浓度高于P型半导体衬底的掺杂浓度，且所述NMOS晶体管的源极和漏极位于所述P型阱区内。

13.如权利要求12所述的静电放电保护结构，其特征在于，所述N型阱区位于连接区和P型阱区之间，且所述N型阱区的深度大于或等于P型阱区的深度。

14.如权利要求1所述的静电放电保护结构，其特征在于，还包括：位于所述N型阱区内的第一N型重掺杂区，所述第一N型重掺杂区的掺杂浓度大于N型阱区的掺杂浓度。

15.如权利要求1所述的静电放电保护结构，其特征在于，还包括：位于所述连接区内的第一P型重掺杂区，所述第一P型重掺杂区的掺杂浓度大于连接区的掺杂浓度。