CN1873977A - 静电放电保护电路与适用于静电放电保护的半导体结构 - Google Patents
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Abstract
一种静电放电保护电路，包括适用于检测一静电放电电流的一检测电路，以及适用于分流该静电放电电流的一分流电路。检测电路与分流电路连接于第一垫片与第二垫片之间。分流电路包括一晶体管、一二极管，以及一电阻。该晶体管的一漏极连接到该第一垫片，其一源极连接到该第二垫片与该二极管的一阴极端，而其一基底端连接到该二极管的一阳极端与该检测电路的一输出端，而该电阻连接于该基底端与该第二垫片之间，其中该二极管可维持该基底端的一电压足够以导通该晶体管。
Description
技术领域
本发明涉及一种静电放电保护电路，特别是涉及一种静电放电保护电路、静电放电保护装置与适用于静电放电保护的一种半导体结构。
背景技术
近年来，随着半导体技术的发展，半导体组件的集成度(integration)已藉由缩减其中的线宽(line width)与增加堆栈的膜层数目等方法而日益增加。然而，当集成电路(integrated circuits，IC)的尺寸逐渐缩小时，其可忍受的电流值也日益缩减，因此相对而言静电放电(electrostaticdischarge，ESD)对其造成的伤害越来越不可忽视。当电路组件接收到静电放电，则在相当短的时间内，会有相当大的电压值或电流值流过电路组件，因此可能在一瞬间烧毁或是击穿电路组件。
因此，传统上为了避免静电放电所造成的伤害，一般在集成电路中皆会在集成电路的高电位端(VDD)与低电位端(VSS)之间设置有静电放电保护电路，用以分流(bypass)静电放电电流，以避免静电放电电流流过集成电路。
图1A示出了已知的一种静电放电保护电路的一示意图。请参照图1A，其中静电放电保护电路100a包括，连接在集成电路102的两个垫片104与106之间的一栅极接地的N型金属氧化物半导体(gate grounded N-typemetal oxide semiconductor，GGNMOS)晶体管108。其中垫片104连接到电压VDD，而垫片106连接到电压VSS。NMOS晶体管108的漏极连接到垫片104，而其源极、栅极与基底端连接到垫片106。因此，当接收到静电放电时，NMOS晶体管108中寄生的双极性晶体管(bipolar transistor)110(如图1虚线110所示)会导通NMOS晶体管108以分流静电放电电流。
图1B示出了已知的另一种静电放电保护电路的一示意图。请参照图1B，其中静电放电保护电路100b连接在集成电路102的两个垫片104与106之间。静电放电保护电路100b包括电容112、电阻114、N型金属氧化物半导体(NMOS)晶体管116与118。其中垫片104连接到电压VDD，而垫片106连接到电压VSS。电容112连接于电压VDD与接点N之间，电阻114连接于电压VSS与接点N1之间。晶体管116的栅极连接到接点N，其漏极连接到电压VDD，其基底端连接到电压VSS，而其源极连接到晶体管118的基底端。晶体管118的栅极接地，其漏极连接到电压VDD，而其源极连接到电压VSS。晶体管118亦具有一寄生双极性晶体管(parasitic bipolar transistor)120(如图1B虚线120所示)。
请参照图1B，已知因为电阻114与电容112的电阻电容常数(resistance-capacitance constant，RC constant)远大于静电放电电压的上升时间，因此当接收到静电放电时，节点N1的电压会很快就接近于电压VDD，而可以导通晶体管116。当晶体管116导通后，其源极电压会接近于其漏极电压VDD，因此晶体管118中寄生的双极性晶体管120会导通晶体管118以分流静电放电电流。
图5示出了已知与本发明的静电放电保护电路的电流与电压关系的示意图。请参照图5，其中曲线C1代表如图1A所示保护电路的电流与电压关系图，可以发现其有许多缺点，例如当所接收到的静电放电电压较小时完全不会分流静电放电电流，而当静电放电电压较大时才会瞬间导通，因此其开启效率(turn-on efficiency)不够快，往往容易造成静电放电保护电路本身被击穿或是烧毁，同时其保护集成电路内部组件的能力也不足。此外，图5中的曲线C2代表如图1B所示保护电路的电流与电压关系图，虽然其改善了图1A的电路的缺点，但是其缺点是，当所接收到的静电放电电压较小时所分流的静电放电电流不够大，而当静电放电电压较大时分流的静电放电电流才会缓缓变大，可见其开启效率依然不够好。综上所述，一种新式的静电放电保护电路的效能是相当有必要的。
发明内容
本发明是有关于一种静电放电保护电路，其分流电路中包括一二极管，可以使得用于分流的晶体管的基底端的电压值可以稳定以持续导通该用于分流的晶体管。因此本发明的静电放电保护电路的开启效率相当快，而可以有效地快速分流静电放电电流。
此外，本发明是有关于适用于静电放电保护的一种半导体结构，其中包括一二极管，可以使得用于分流的晶体管的基底端的电压值可以稳定以持续导通该用于分流的晶体管。因此本发明的静电放电保护电路的开启效率相当快，而可以有效地快速分流静电放电电流。
本发明提出一种静电放电保护电路，适用于将介于一第一垫片一第二垫片之间的一静电放电电流分流，在一实施例中，该静电放电保护电路包括一检测电路与一分流电路。检测电路连接于该第一垫片与该第二垫片之间，并适用于检测该静电放电电流。分流电路包括一第一晶体管，用于分流该静电放电电流、一二极管，以及一第一电阻。该第一晶体管的一漏极连接到该第一垫片，其一源极连接到该第二垫片与该二极管的一阴极端，而其一基底端连接到该二极管的一阳极端与该检测电路的一输出端，而该第一电阻连接于该基底端与该第二垫片之间，其中该二极管可维持该基底端的一电压足够以导通该第一晶体管。
在本发明的一实施例中，第一晶体管的该栅极连接到该基底端、该第二垫片或一电子装置。
在本发明的一实施例中，该二极管包括一栅极耦合二极管(gate coupleddiode)，该栅极耦合二极管的一栅极连接到该检测电路或该第一垫片，该第一晶体管的该栅极连接到该基底端、该第二垫片、该栅极耦合二极管的该栅极或一电子装置。
在本发明的一实施例中，该第一晶体管包括一金属氧化物半导体(metalon oxide semiconductor，MOS)晶体管。此外，该MOS晶体管包括一N型MOS晶体管。
在本发明的一实施例中，该检测电路包括一电容，连接于该第一垫片与一第一节点之间；一第二电阻，连接于该第二垫片与该第一节点之间；以及一第二晶体管，其栅极连接到该第一节点，其漏极连接到第一垫片，其基底端连接到该第二垫片，而其源极连接到该检测电路的输出端。在本发明的另一实施例中，该二极管包括一栅极耦合二极管，该栅极耦合二极管的一栅极连接到该第一垫片或该第一节点，该第一晶体管的该栅极连接到该基底端、该第二垫片或该栅极耦合二极管的该栅极。
在本发明的一实施例中，该检测电路包括一第二电阻，连接于该第一垫片与一第二节点之间；一电容，连接于该第二垫片与该第二节点之间；以及一第一反向器，其输入端连接到该第二节点，而其输出端连接到该检测电路的输出端。在本发明的另一实施例中，该二极管包括一栅极耦合二极管，该栅极耦合二极管的一栅极连接到该第一垫片，该第一晶体管的该栅极连接到该基底端、该第二垫片或该栅极耦合二极管的该栅极。
在本发明的一实施例中，该检测电路包括一第二电阻，连接于该第一垫片与一第二节点之间；一电容，连接于该第二垫片与该第二节点之间；一第一反向器，其输入端连接到该第二节点，而其输出端连接到该检测电路的输出端；以及一第二反向器，其输入端连接到该第二节点，而其输出端连接到该栅极耦合二极管的该栅极。
在本发明的一实施例中，该第一垫片连接到一电压VDD以及该第二垫片连接到一电压VSS。或者是，该第一垫片连接到一输入/输出端，而该第二垫片连接到一电压VSS。
在本发明的一实施例中，该静电放电保护电路可配置于一静电放电保护装置中。
本发明提出一种半导体结构，适用于将介于一第一垫片一第二垫片之间的一静电放电电流分流，该半导体结构包括一基底、一晶体管、一二极管，以及一电阻。该晶体管可用于分流该静电放电电流，其包括形成于该基底的一表面上的一第一栅极区域、形成于该栅极两侧的该基底中的一源极区域与一漏极区域，以及该栅极下方的一基底端。该二极管以该晶体管的该源极区域为其的一阴极区域，并包括形成于该基底中的一阳极区域，以及形成于该基底的该表面上并与该源极区域与该阳极区域相邻的一第二栅极区域。该电阻可由该基底中的一第一区域到该基底端之间的该基底的一电阻所形成。其中该晶体管的该漏极区域连接到该第一垫片、该源极区域连接到该第二垫片与该二极管的该阴极区域，而该基底端连接到该二极管的该阳极区域，而该电阻连接于该基底端与该第二垫片之间，其中该二极管可维持该基底端的一电压足够以导通该晶体管。
在本发明的一实施例中，该晶体管的该栅极连接到该基底端、该第二垫片、该二极管的该第二栅极区域或一电子装置，而该二极管的该第二栅极连接到该第一垫片或一检测装置。
在本发明的一实施例中，该晶体管包括一MOS晶体管。在本发明的另一实施例中，该MOS晶体管包括一N型MOS晶体管，其中该基底包括一P型基底、该源极区域与该漏极区域包括一N型掺杂区域、该阳极区域包括一P型掺杂区域，而该第一区域包括一P型掺杂区域。此外，在本发明的又一实施例中在该源极区域与该第一栅极的交界处下方的该基底中，还包括一N型阱区域。
在本发明的一实施例中，该阳极区域与该第一区域之间，还包括一第二区域，该第二区域包括一N型掺杂区域，而该阳极区域与该第二区域之间包括一隔离结构，而该第二区域与该第一区域之间包括一隔离结构。
在本发明的一实施例中，该隔离结构包括一浅沟渠隔离或一区域氧化隔离结构。
在本发明的一实施例中，在该第二区域下方的该基底中，还包括一N型阱区域。
在本发明的一实施例中，该第一栅极与/或该第二栅极包括一全硅化物(full silicide)结构。
在本发明的一实施例中，在该第一栅极与该源极区域与/或该漏极区域交界处的该基底的该表面上，还配置有一硅化物区块(silicide block)结构。
在本发明的一实施例中，在该第二栅极与该源极区域与/或该阳极区域交界处的该基底的该表面上，还配置有一硅化物区块结构。
为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并结合附图详细说明如下。
附图说明
图1A示出了已知的一种静电放电保护电路的一示意图。
图1B示出了已知的另一种静电放电保护电路的一示意图。
图2为依据本发明的一实施例所示出了的静电放电保护电路的示意图。
图3A与3B为依据本发明的一实施例所示出了的静电放电保护电路的半导体结构示意图。
图4A、4B与4C为依据本发明的实施例所示出了的静电放电保护电路的示意图。
图5示出了已知与本发明的静电放电保护电路的电流与电压关系的示意图。
图6A、6B与6C为依据本发明的实施例所示出了的静电放电保护电路的示意图。
图7A、7B与7C为依据本发明的实施例所示出了的静电放电保护电路的示意图。
图8A、8B与8C为依据本发明的实施例所示出了的静电放电保护电路的示意图。
图9为依据本发明的另一实施例所示出了的静电放电保护电路的示意图。
图10A、10B、10C与10D为依据本发明的实施例所示出了的静电放电保护电路的示意图。
附图符号说明
100a、100b、200、400a、400b、400c、600a、600b、600c、700a、700b、700c、800a、800b、800c、900、1000a、1000b、1000c、1000d：静电放电保护电路
102、212、912：集成电路
104、106、214、216、914、916：垫片
108、116、118、222、422、436、922、1036：晶体管
110、120、228、428、928：双极性晶体管
112、432、734、834、1032、1044、1054：电容
114、434、732、832、1034、1042、1052：电阻
N1、N2、N3、N4：节点
202、402、602、702、802、902、1002a、1002b、1002c、1002d：检测电路
204、404a、404b、404c、604a、604b、604c、704a、704b、704c、8404a、8404b、804c、904、1004a、1004b、1004c、1004d：分流电路
224：二极管
226：电阻
G、P：栅极
S：源极
D：漏极
O：输出端
300a、300b：半导体结构
302：基底
304、312：栅极
306、308、310、314、316：区域
318、320、322：隔离结构
324、326：N型阱
736、738、836、1046、1048、1056：反向器
912：预驱动装置
具体实施方式
图2为依据本发明的一实施例所示出了的静电放电保护电路的示意图。请参照图2，本发明的静电放电保护电路200包括，例如检测电路202与分流电路204。检测电路202连接于集成电路212的垫片214与垫片216之间，可用于检测垫片214与垫片216之间是否接收到静电放电电流。分流电路204连接于垫片214与垫片216之间，并且连接到检测电路202的输出端，可用于分流静电放电电流。在本发明的一实施例中，垫片214连接到电压VDD并且垫片216连接到电压VSS。应当注意，集成电路402、垫片214与垫片216只是作为本发明的一实施例用以说明本发明，不应用以限制本发明的范围。而本发明可以适用于任何需要静电放电保护电路的装置。
请参照图2，在本发明的一实施例中，分流电路204包括，例如晶体管222、二极管224，以及电阻226。在本发明的一实施例中，其中晶体管222可包括，例如N型金属氧化物半导体(N-type metal on oxide semiconductor，NMOS)晶体管。晶体管222的漏极D可连接到垫片214，其源极S可连接到垫片216与二极管224的阴极端，而其基底端B可连接到二极管224的阳极端。在本发明的一实施例中，二极管224包括，例如一栅极耦合二极管(gatecoupled diode)，其耦接到一栅极P。在本发明的一实施例中，晶体管222具有一寄生双极性晶体管(parasitic bipolar transistor)228，其基极为可晶体管222的基底端B，其集电极可为晶体管222的漏极D，而其发射极可为晶体管222的源极S。电阻226可连接于基底端B与垫片216之间。
此外，本发明的晶体管222的栅极的连接方法，以及检测电路202的实施方式，请见本发明以下的实施例。
图3A与3B为依据本发明的一实施例所示出了的静电放电保护电路的半导体结构示意图。请参照图3A(请与图2比对)，其中半导体结构300a包括，例如一基底302。在本发明的一实施例中，基底302可包括，例如P型基底(P-type substrate)。基底302中形成有，例如分流电路204a，其中包括晶体管222、、二极管224，以及电阻226。晶体管222包括一栅极304(栅极G)、一区域306(源极S)，以及一区域308(漏极D)。当晶体管222包括NMOS晶体管时，区域306与308可包括，例如N型掺杂区域(N-type dopedregion，n+region)306与308。二极管224包括，例如区域310与306，其中区域301可包括P型掺杂区域(P-type doped region，p+region)以作为二极管224的阳极，而区域306可包括，例如N型掺杂区域306以作为二极管224的阴极。当二极管224包括栅极耦合二极管时，其耦接到一栅极312(栅极P)。
在本发明的一实施例中，晶体管222的寄生双极性晶体管228的集电极为区域308(漏极D)，其发射极为区域306(源极S)，而其基极为区域306与308之间的基底端B。此外，基底302上形成有一P型掺杂区域314，其中从基底端B到区域314之间的基底的电阻，形成电阻226。
在本发明的另一实施例中，P型掺杂区域310与314之间还可选择性地包括一N型掺杂区域316。此外，区域310与区域316之间可包括，例如一隔离结构318，而区域314与区域316之间也可包括，例如一隔离结构320。此外，区域314的另一侧也可包括另一隔离结构322。在本发明的一实施例中，隔离结构318、320与322可包括，例如浅沟渠隔离(shallow trenchisolation，STI)结构，或是区域氧化隔离(localized oxidation isolation，LOCOS)结构。此外，在N型掺杂区域316的下方的基底中，还可包括一N型阱(N-well)区域324。
请参照图3A，在本发明的一实施例中，栅极304与/或312可包括，例如全硅化物(full silicide)结构。此外，在栅极304与区域306与/或308交界处的基底表面上，还可选择性地配置有硅化物区块(silicide block)结构(未示出了)。此外，在栅极312与区域306与/或310交界处的基底表面上，还可选择性地配置有硅化物区块(silicide block)结构(未示出了)。
请参照图3A与3B，其差异是，在图3A中，在区域306与栅极314交界处下方的基底中，还可包括一N型阱(N-well)区域326，而图3B中的半导体结构300b的分流电路204b则不包括此区域。
请参照图3A(或3B)与图2，在本发明的一实施例中，区域308(漏极D)可连接到垫片214，区域306、314与316可连接到垫片216，而区域310则可连接到基底端B。
应当注意的是，图3A或图3B中具有2个分流电路204a或204b，而二者的晶体管222共享一个区域308(漏极D)。然而，本发明不应受限于，例如图3A或图3B等所示出了的半导体结构。
图4A、4B与4C为依据本发明的实施例所示出了的静电放电保护电路的示意图。请参照图4A/4B/4C，本发明的静电放电保护电路400a/400b/400c包括，例如检测电路402与分流电路404a/404b/404c。检测电路402连接于集成电路212的垫片214与垫片216之间，可用于检测垫片214与垫片216之间是否接收到静电放电电流。分流电路404a/404b/404c连接于垫片214与垫片216之间，并且连接到检测电路402a的输出端，可用于分流静电放电电流。
请参照图4A/4B/4C，在本发明的一实施例中，分流电路404a/404b/404c包括，例如晶体管422、二极管424，以及电阻426，而晶体管422具有一寄生双极性晶体管428。在本发明的一实施例中，晶体管422、二极管424、电阻426，以及寄生双极性晶体管428的连接方法，与图2的晶体管222、二极管224、电阻226与寄生双极性晶体管428的连接方法相似或相同。不同之处在于，图4A中的晶体管422的栅极G连接到基底端B，图4B中的晶体管422的栅极G连接到垫片216，而图4C中的晶体管422的栅极G连接到栅极P。
请参照图4A/4B/4C，在本发明的一实施例中，检测电路202包括，例如电容器432、电阻器434，以及晶体管436。电容432连接于垫片214与接点N2之间，电阻434连接于垫片216与接点N2之间。晶体管436的栅极连接到接点N2，其漏极连接到垫片214，其基底端连接到垫片216，而其源极连接到晶体管422的基底端B。此外，在本发明图4A、4B与4C的实施例中，节点N2也连接到二极管424的栅极端P。在本发明的一实施例中，晶体管436包括，例如MOS晶体管，而此MOS晶体管包括，例如NMOS晶体管。
请参照图4A，当接收到静电放电时，节点N2的电压会很快就接近于电压VDD，而可以导通晶体管436。当晶体管436导通后，其源极电压会接近于其漏极电压VDD，因此晶体管422中寄生的双极性晶体管428会导通晶体管422以分流静电放电电流。但是，若二极管424不存在，则因为晶体管422导通之后，大部分的静电放电电流都从晶体管422被分流，因此流过电阻426的电流变少，而导致基底端B的电压值下降，而这可能会导致基底端B的电压值不足以导通晶体管422，而造成大部分的静电放电电流无法被分流。而本发明的静电放电保护电路400a的好处是，因为本发明的分流电路404a中包括了二极管424，因此可以使得基底端B的电压值不会随着流过电阻426的电流变少而下降，而可以使得晶体管422持续导通。
图5示出了已知与本发明的静电放电保护电路的电流与电压关系的示意图。请参照图5，其中曲线C3代表如图4A所示的本发明的静电放电保护电路400a的电流与电压关系图。可以发现，本发明的好处是，例如当所接收到的静电放电电压较小时，已经有少许的静电放电电流被分流，而当静电放电电压大于某一特定电压时(例如在图中约为6V之处)，被分流的静电放电电流会快速地增加。。因此本发明的静电放电保护电路的开启效率相当快，而可以有效地快速分流静电放电电流，因此静电放电保护电路本身也不容易被击穿或是烧毁。在本发明的一实施例中，因为图4B与4C所示的静电放电保护电路400b与400c的电流与电压关系图，与图5的曲线C3类似，因此不再重复叙述。
如前所述，二极管224可包括例如栅极耦合二极管，其耦接到一栅极P。而在本发明的一实施例中，藉由调整施加到栅极P的电压，可以调整本发明的静电放电保护电路的电流与电压的关系，例如可调整前述的特定电压，以及静电放电保护电路的开启效率。
图6A、6B与6C为依据本发明的实施例所示出了的静电放电保护电路的示意图。请参照图6A/6B/6C，本发明的静电放电保护电路600a/600b/600c包括，例如检测电路402与分流电路604a/604b/604c。可以发现，图6A/6B/6C的静电放电保护电路600a/600b/600c与图4A/4B/4C的静电放电保护电路400a/400b/400c相似，其不同之处在于，图6A/6B/6C的分流电路604a/604b/604c中的栅极P是连接到垫片214，而图4A/4B/4C的分流电路404a/404b/404c中的栅极P是连接到接点N2。在本发明的一实施例中，因为图6A、6B与6C所示的静电放电保护电路600a、600b与600c的电流与电压关系图，与图5的曲线C3类似，因此不再重复叙述。
图6A、6B与6C为依据本发明的实施例所示出了的静电放电保护电路的示意图。请参照图6A/6B/6C，本发明的静电放电保护电路600a/600b/600c包括，例如检测电路402与分流电路604a/604b/604c。可以发现，图6A/6B/6C的静电放电保护电路600a/600b/600c与图4A/4B/4C的静电放电保护电路400a/400b/400c相似，其不同之处在于，图6A/6B/6C的分流电路604a/604b/604c中的栅极P是连接到垫片214，而图4A/4B/4C的分流电路404a/404b/404c中的栅极P是连接到接点N2。在本发明的一实施例中，因为图6A、6B与6C所示的静电放电保护电路600a、600b与600c的电流与电压关系图，与图5的曲线C3类似，因此不再重复叙述。
图7A、7B与7C为依据本发明的实施例所示出了的静电放电保护电路的示意图。请参照图7A/7B/7C，本发明的静电放电保护电路700a/700b/700c包括，例如检测电路702与分流电路704a/704b/704c。在本发明的一实施例中，检测电路702包括，例如电阻732、电容734、反向器736与738。电阻732连接于垫片214与节点N3之间，电容734连接于垫片216与节点N3之间。反向器736的输入端连接到节点N3，而输出端连接到基底端B。反向器738的输入端连接到节点N3，而输出端连接到栅极P。可以发现，图7A/7B/7C的静电放电保护电路700a/700b/700c与图4A/4B/4C的静电放电保护电路400a/400b/400c相似，其不同之处在于，图7A/7B/7C的分流电路704a/704b/704c中的栅极P是连接到反向器738的输出端，并且基底端B是连接到反向器736的输出端。而图4A/4B/4C的分流电路404a/404b/404c中的栅极P是连接到接点N2，并且基底端B是连接到晶体管436的源极。
请参照图7A，在本发明的一实施例中，若电阻732与电容734的电阻电容常数(resistance-capacitance constant，RC constant)远大于静电放电电压的上升时间，则当接收到静电放电时，节点N3的电压一开始是大约接近于0而处于一低电压电平，因此当经过反向器736的反向之后会变成一高电压电平，因此晶体管422中寄生的双极性晶体管428会导通晶体管422以分流静电放电电流。同样地，节点N3的电压经过反向器738的反向之后会变成一高电压电平，而可用以调整或加快分流电路404a/404b/404c的开启效率。
图8A、8B与8C为依据本发明的实施例所示出了的静电放电保护电路的示意图。请参照图8A/8B/8C，本发明的静电放电保护电路800a/800b/800c包括，例如检测电路802与分流电路804a/804b/804c。在本发明的一实施例中，检测电路802包括，例如电阻832、电容834，以及反向器83。电阻832连接于垫片214与节点N4之间，电容834连接于垫片216与节点N4之间。反向器836的输入端连接到节点N4，而输出端连接到基底端B。可以发现，图8A/8B/8C的静电放电保护电路800a/800b/800c与图6A/6B/6C的静电放电保护电路600a/600b/600c相似，其不同之处在于，图8A/8B/8C的分流电路804a/804b/804c中的基底端B是连接到反向器836的输出端。而图6A/6B/6C的分流电路604a/604b/604c中的基底端B是连接到晶体管436的源极。
请参照图8A，在本发明的一实施例中，若电阻832与电容834的电阻电容常数(resistance-capacitance constant，RC constant)远大于静电放电电压的上升时间，则当接收到静电放电时，节点N4的电压一开始是大约接近于0而处于一低电压电平，因此当经过反向器836的反向之后会变成一高电压电平，因此晶体管422中寄生的双极性晶体管428会导通晶体管422以分流静电放电电流。
图9为依据本发明的另一实施例所示出了的静电放电保护电路的示意图。请参照图9，本发明的静电放电保护电路900包括，例如检测电路902与分流电路904。检测电路902可连接于垫片914与垫片916之间，可用于检测垫片914与垫片916之间是否接收到静电放电电流。分流电路904连接于垫片914与垫片916之间，并且连接到检测电路902的输出端，可用于分流静电放电电流。在本发明的一实施例中，垫片914可连接到输入/输出端(I/O)，而垫片216可连接到电压VSS。在本发明的另一实施例中，静电放电保护电路900还可连接到一预驱动装置(pre-driver device)912。预驱动装置912还可选择性地连接到垫片914与垫片916，并且预驱动装置912的输出端0可以连接到另一电子装置。应当注意，预驱动装置912、垫片914与垫片916只是作为本发明的一实施例用以说明本发明，不应用以限制本发明的范围。而本发明可以适用于任何需要静电放电保护电路的装置。
在本发明的一实施例中，分流电路904包括，例如晶体管922、二极管924，以及电阻926。在本发明的一实施例中，其中晶体管922可包括，例如NMOS晶体管。晶体管922的漏极D可连接到垫片914，其源极S可连接到垫片916与二极管924的阴极端，其基底端B可连接到二极管224的阳极端，而其栅极G可连接到，例如预驱动装置912。在本发明的一实施例中，二极管924包括，例如一栅极耦合二极管，其耦接到一栅极P。在本发明的一实施例中，晶体管922具有一寄生双极性晶体管928，其基极为可晶体管922的基底端B，其集电极可为晶体管922的漏极D，而其发射极可为晶体管922的源极S。
图10A、10B、10C与10D为依据本发明的实施例所示出了的静电放电保护电路的示意图。请参照图10A/10B/10C/10D，本发明的静电放电保护电路1000a/1000b/1000c/1000d包括，例如检测电路1002a/1002b/1002c/1002d与分流电路1004a/1004b/1004c/1004d。在本发明的一实施例中，可以发现，图10A/10B/10C/10D的静电放电保护电路1000a/1000b/1000c/1000d与图4A/6A/7A/8A的静电放电保护电路400a/600a/700a/800a相似，其不同之处在于，图10A/10B/10C/10D的分流电路1004a/1004b/1004c/1004d中晶体管922的栅极G是连接到预驱动装置912。而图4A/6A/7A/8A的的分流电路400a/600a/700a/800a中的栅极G是连接到晶体管422的基底端B。
应当注意，在本发明的另一实施例中，提出一种静电放电保护装置，其中可包括，例如本发明的任一静电放电保护电路。
综上所述，本发明的静电放电保护电路的好处是，其中的分流电路中包括二极管(此二极管包括例如栅极耦合二极管)，因此可以使得分流电路中用于分流的晶体管的基底端的电压值可以稳定以持续导通该用于分流的晶体管。此外，本发明的好处是，例如当所接收到的静电放电电压较小时，已经有少许的静电放电电流被分流，而当静电放电电压大于某一特定电压时，被分流的静电放电电流会快速地增加。因此本发明的静电放电保护电路的开启效率相当快，而可以有效地快速分流静电放电电流，因此静电放电保护电路本身也不容易被击穿或是烧毁。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。
Claims (24)
1.一种静电放电保护电路，用于将介于一第一垫片一第二垫片之间的一静电放电电流分流，该静电放电保护电路包括：
一检测电路，用于检测该静电放电电流，该检测电路连接于该第一垫片与该第二垫片之间；以及
一分流电路，包括：
一第一晶体管，用于分流该静电放电电流；
一二极管；以及
一第一电阻；
其中该第一晶体管的一漏极连接到该第一垫片，其一源极连接到该第二垫片与该二极管的一阴极端，而其一基底端连接到该二极管的一阳极端与该检测电路的一输出端，而该第一电阻连接于该基底端与该第二垫片之间，其中该二极管可维持该基底端的一电压足够以导通该第一晶体管。
2.如权利要求1所述的静电放电保护电路，其中该第一晶体管的该栅极连接到该基底端、该第二垫片或一电子装置。
3.如权利要求1所述的静电放电保护电路，其中该二极管包括一栅极耦合二极管，该栅极耦合二极管的一栅极连接到该检测电路或该第一垫片，该第一晶体管的该栅极连接到该基底端、该第二垫片、该栅极耦合二极管的该栅极或一电子装置。
4.如权利要求1所述的静电放电保护电路，其中该第一晶体管包括一金属氧化物半导体晶体管。
5.如权利要求4所述的静电放电保护电路，其中该MOS晶体管包括一N型MOS晶体管。
6.如权利要求1所述的静电放电保护电路，其中该检测电路包括：
一电容，连接于该第一垫片与一第一节点之间；
一第二电阻，连接于该第二垫片与该第一节点之间；以及
一第二晶体管，其栅极连接到该第一节点，其漏极连接到第一垫片，其基底端连接到该第二垫片，而其源极连接到该检测电路的输出端。
7.如权利要求6所述的静电放电保护电路，其中该二极管包括一栅极耦合二极管，该栅极耦合二极管的一栅极连接到该第一垫片或该第一节点，该第一晶体管的该栅极连接到该基底端、该第二垫片或该栅极耦合二极管的该栅极。
8.如权利要求1所述的静电放电保护电路，其中该检测电路包括：
一第二电阻，连接于该第一垫片与一第二节点之间；
一电容，连接于该第二垫片与该第二节点之间；以及
一第一反向器，其输入端连接到该第二节点，而其输出端连接到该检测电路的输出端。
9.如权利要求8所述的静电放电保护电路，其中该二极管包括一栅极耦合二极管，该栅极耦合二极管的一栅极连接到该第一垫片，该第一晶体管的该栅极连接到该基底端、该第二垫片或该栅极耦合二极管的该栅极。
10.如权利要求3所述的静电放电保护电路，其中该检测电路包括：
一第二电阻，连接于该第一垫片与一第二节点之间；
一电容，连接于该第二垫片与该第二节点之间；
一第一反向器，其输入端连接到该第二节点，而其输出端连接到该检测电路的输出端；以及
一第二反向器，其输入端连接到该第二节点，而其输出端连接到该栅极耦合二极管的该栅极。
11.如权利要求1所述的静电放电保护电路，其中该第一垫片连接到一电压VDD以及该第二垫片连接到一电压VSS。
12.如权利要求1所述的静电放电保护电路，其中该第一垫片连接到一输入/输出端，而该第二垫片连接到一电压VSS。
13.如权利要求1所述的静电放电保护电路，其中该静电放电保护电路可配置于一静电放电保护装置中。
14.一种半导体结构，适用于将介于一第一垫片一第二垫片之间的一静电放电电流分流，该半导体结构包括：
一基底：
一晶体管，用于分流该静电放电电流，该晶体管包括形成于该基底的一表面上的一第一栅极区域、形成于该栅极两侧的该基底中的一源极区域与一漏极区域，以及该栅极下方的一基底端；
一二极管，以该晶体管的该源极区域为其的一阴极区域，并包括形成于该基底中的一阳极区域，以及形成于该基底的该表面上并与该源极区域与该阳极区域相邻的一第二栅极区域；以及
一电阻，由该基底中的一第一区域到该基底端之间的该基底的一电阻所形成；
其中该晶体管的该漏极区域连接到该第一垫片、该源极区域连接到该第二垫片与该二极管的该阴极区域，而该基底端连接到该二极管的该阳极区域，而该电阻连接于该基底端与该第二垫片之间，其中该二极管可维持该基底端的一电压足够以导通该晶体管。
15.如权利要求14所述的半导体结构，其中该晶体管的该栅极连接到该基底端、该第二垫片、该二极管的该第二栅极区域或一电子装置，而该二极管的该第二栅极连接到该第一垫片或一检测装置。
16.如权利要求14所述的半导体结构，其中该晶体管包括一MOS晶体管。
17.如权利要求16所述的半导体结构，其中该MOS晶体管包括一N型MOS晶体管，其中该基底包括一P型基底、该源极区域与该漏极区域包括一N型掺杂区域、该阳极区域包括一P型掺杂区域，而该第一区域包括一P型掺杂区域。
18.如权利要求17所述的半导体结构，其中在该源极区域与该第一栅极的交界处下方的该基底中，还包括一N型阱区域。
19.如权利要求17所述的半导体结构，其中该阳极区域与该第一区域之间，还包括一第二区域，该第二区域包括一N型掺杂区域，而该阳极区域与该第二区域之间包括一隔离结构，而该第二区域与该第一区域之间包括一隔离结构。
20.如权利要求19所述的半导体结构，其中该隔离结构包括一浅沟渠隔离或一区域氧化隔离结构。
21.如权利要求19所述的半导体结构，其中在该第二区域下方的该基底中，还包括一N型阱区域。
22.如权利要求17所述的半导体结构，其中该第一栅极与/或该第二栅极包括一全硅化物结构。
23.如权利要求17所述的半导体结构，其中在该第一栅极与该源极区域与/或该漏极区域交界处的该基底的该表面上，还配置有一硅化物区块结构。
24.如权利要求17所述的半导体结构，其中在该第二栅极与该源极区域与/或该阳极区域交界处的该基底的该表面上，还配置有一硅化物区块结构。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |