JP5578805B2 - 半導体集積回路の保護回路及びその駆動方法 - Google Patents
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Description
(1).各ICへ印加する電源シーケンス制御を行う
(2).電源電圧以上の電圧が印加されうる端子に、直列抵抗を挿入する
しかしながら、(1)の対策ではシステムコスト増の要因となり、(2)の対策では高速のインターフェースに用いることが出来ないという課題がある。
前記保護回路は、前記半導体集積回路へ印加されるサージを検知するサージ検知回路と、前記サージを吸収する保護素子と、を有し、
前記保護素子は、前記半導体集積回路へ信号を入力する信号端子と電源電圧を印加する電源端子との間に配置され、
前記電源電圧が非印加状態であって、前記サージ検知回路がサージを検知しない場合に、前記保護素子を電流制限状態とし、
前記電源電圧が非印加状態であって、前記サージ検知回路がサージを検知した場合に、前記保護素子を電流非制限状態とすることを特徴とする。
前記電源電圧が非印加状態であって、前記サージを検知しない場合に、前記保護素子を電流制限状態とし、前記電源電圧が非印加状態であって、前記サージを検知した場合に前記保護素子を電流非制限状態とすることを特徴とする。
図2において、GNDパッド12はシステムの接地電位とされ、電源パッド10は電源へ接続される。電源パッド10へは、内部回路と保護回路を有するICを駆動する電源から電源電圧が供給される。パッド(PAD)11は図7と同様に、別電源で駆動される他のICと接続される。
電源パッド10への電源電圧(Vcc)印加時は、NMOSトランジスタM1のゲート電位Vgm1は、
Vgm1=Vcc×R2/(R1+R2)
となる。ゲート電位Vgm1をNMOSトランジスタM1の閾値電圧以上に設定することで、NMOSトランジスタM1はONし、NMOSトランジスタM2のゲート電位はGNDレベルとなる。このため、NMOSトランジスタM2はOFFし、PMOSトランジスタM3は、ゲート電極が抵抗R4を介して電源パッド10(電源電圧Vcc)に接続される。電源パッド10が電源電圧(Vcc)に設定されているので、パッド11に他のICの電源電圧が印加されても、PMOSトランジスタM3の寄生ダイオード、抵抗R4を介した電流はほとんど流れない。また、PMOSトランジスタM3のデート電極は電源電位(Vcc)、NMOSトランジスタM4のゲート電極はGND電位に設定されるので、PMOSトランジスタM3とNMOSトランジスタM4には電流が流れない。即ち、抵抗R4とPMOSトランジスタM3からなる保護素子は電流制限状態にある。
静電気試験は、2端子試験であり、対Vcc(対電源パッド)で行なう場合、電源パッド10はGND電位(0V)に設定され、GNDパッド12はオープンである。電源パッド10の電位に対して正のサージがパッド11に印加されると、容量C1を通してNMOSトランジスタM2のゲート電極に電源パッド10に対して正のサージが加わる。そして、ゲート電極に正のサージが加わることで、NMOSトランジスタM2が動作し、PMOSトランジスタM3のゲート電位をGNDに引き下げ、PMOSトランジスタM3を導通状態にする。
電源パッド10(電位は0V)に対して負のサージがパッド11に印加されると、NMOSトランジスタM2は非動作状態となり、PMOSトランジスタM3のドレイン電位に負のサージが印加される。そして、ドレイン電極に負のサージが加わることで、PMOSトランジスタM3のドレインーバックゲート間でブレークダウンすることになる。このブレークダウンにより、PMOSトランジスタM3はスナップバック特性を示し、ソース、バックゲート、ドレインからなる寄生PNPトランジスタが動作する。そして、図5に示すように、電流は電源パッド10からパッド11へ流れる。即ち、抵抗R4とPMOSトランジスタM3からなる保護素子は電流非制限状態となり、静電気等により発生する電流を上記経路で流す。
図2を用いて説明したと実施例1と同様に、PMOSトランジスタM7の寄生ダイオードにより、保護素子は電流制限状態となる。
電源パッド10への電源電圧(Vcc)印加時は、PMOSトランジスタM5のゲート電位Vgm5は、
Vgm5=Vcc×R7/(R6+R7)
となる。ゲート電位Vgm5をPMOSトランジスタM5の閾値電圧以上に設定することで、NMOSトランジスタM5はONし、NMOSトランジスタM6のゲート電位はGNDレベルとなる。このため、NMOSトランジスタM6はOFFする。したがって、第1の実施例と同様に、PMOSトランジスタM7とNMOSトランジスタM8には電流が流れない。また、PMOSトランジスタM7の寄生ダイオード、抵抗R10を介した電流はほとんど流れない。即ち、抵抗R10とPMOSトランジスタM7からなる保護素子は電流制限状態となる。
静電気試験は、2端子試験であり、対Vcc(対電源パッド)で行なう場合、電源パッド10はGND電位に設定され、GNDパッド12はオープンである。
電源パッド10(電位は0V)に対して負のサージがパッド11に印加されると、PMOSトランジスタM7のドレイン電位に負のサージが印加される。そして、ドレイン電極に負のサージが加わることで、PMOSトランジスタM7のドレインーバックゲート間でブレークダウンすることになる。このブレークダウンにより、PMOSトランジスタM7はスナップバック特性を示し、ソース、バックゲート、ドレインからなる寄生PNPトランジスタが動作する。そして、電流は電源パッド10からパッド11へ流れることになる。即ち、抵抗R10とPMOSトランジスタM7からなる保護素子は電流非制限状態となる。
M3,M5,M6,M7 PMOSトランジスタ
R1,R2,R3,R4,R5,R7,R8,R9,R10,R11 抵抗
C1,C2 容量
Vcc 電源
GND 接地電位
Claims (6)
- 半導体集積回路をサージから保護する保護回路において、
前記保護回路は、前記半導体集積回路へ印加されるサージを検知するサージ検知回路と、前記サージを吸収する保護素子と、を有し、
前記保護素子は、前記半導体集積回路へ信号を入力する信号端子と第1の電源電圧を印加する第1の電源端子との間に接続されるとともに、
第1の抵抗素子と、
ソースが前記第1の電源端子に接続され、ゲートが前記第1の抵抗素子を介して前記第1の電源端子に接続され、さらに、ドレインが前記信号端子に接続された、第1の導電型の第1のMOSトランジスタと、を備え、
前記サージ検知回路は、前記信号端子と第2の電源電圧を印加する第2の電源端子との間に接続されるとともに、
一方の端子が前記第1の電源端子に接続され、他方の端子が、容量素子を介して前記信号端子に接続された第2の抵抗素子と、
ゲートが前記第2の抵抗素子の他方の端子および前記容量素子に接続され、ドレインが前記第1の電源端子に接続され、ソースが前記第1の抵抗素子、前記第1のMOSトランジスタのゲート、および前記第1のMOSトランジスタのバックゲート電極に接続された、第2の導電型の第2のMOSトランジスタと、を備え、
前記第1の電源電圧が非印加状態であって、前記サージ検知回路がサージを検知しない場合に、前記保護素子を電流制限状態とし、
前記第1の電源電圧が非印加状態であって、前記サージ検知回路がサージを検知した場合に、前記保護素子を電流非制限状態として、前記第1の抵抗素子および前記第1のMOSトランジスタを介して電流を流すことを特徴とする半導体集積回路の保護回路。 - 第3の抵抗素子と、第4の抵抗素子と、前記第2の導電型の第3のMOSトランジスタと、を備え、前記半導体集積回路へ印加する前記第1の電源電圧を検知して電源電圧検知信号を出力する電源電圧検知回路を有し、
前記第3の抵抗素子の一方の端子は前記第1の端子に接続され、前記第3の抵抗素子の他方の端子は前記第4の抵抗素子の一方の端子および前記第3のMOSトランジスタのゲートに接続され、
前記第4の抵抗素子の他方の端子は前記第3の端子に接続され、
前記第3のMOSトランジスタは、前記第2のMOSトランジスタのゲートと前記第3の端子との間に接続され、
前記電源電圧検知回路が、前記第1の電源電圧が前記半導体集積回路が正常動作する電圧以上であることを検知した場合に、前記サージ検知回路は、前記第1の電源電圧検知信号に基づいて、前記保護素子を電流制限状態とすることを特徴とする請求項1に記載の保護回路。 - 第2の電源端子を有し、
前記信号端子にドレインが接続され、前記第2の電源端子にソースが接続され、さらに、ゲートが第2の抵抗を介して前記第2の電源端子と接続された前記第2の導電型のMOSトランジスタをさらに有することを特徴とする、請求項1または2のいずれかに記載の半導体集積回路の保護回路。 - 第1の端子と、
第2の端子と、
第3の端子と、
前記第1の端子と前記第2の端子との間に接続された保護素子と、
前記第2の端子と前記第3の端子との間に接続されたサージ検知回路と、を有し、
前記保護素子は、
第1の抵抗素子と、
第2の抵抗素子と、
ソースが前記第1の端子に接続されるとともに前記第1の抵抗素子を介してバックゲートと接続され、ゲートが前記第2の抵抗素子を介して前記第1の端子に接続され、さらに、ドレインが前記第2の端子に接続された、第1の導電型の第1のMOSトランジスタと、を備え、
前記サージ検知回路は、
一方の端子が前記第3の端子に接続され、他方の端子が容量素子を介して前記第2の端子に接続された第3の抵抗素子と、
ゲートが前記第3の抵抗素子の他方の端子および前記容量素子に接続され、ソースが前記第3の端子に接続され、ドレインが前記第2の抵抗素子を介して前記第1の端子に接続された、第2の導電型の第2のMOSトランジスタと、を含むこと
を特徴とする半導体集積回路の保護回路。 - 第4の抵抗素子と、第5の抵抗素子と、第1の導電型の第3のMOSトランジスタと、を含む電源電圧検知回路をさらに備え、
前記第4の抵抗素子の一方の端子は前記第1の端子に接続され、前記第4の抵抗素子の他方の端子は前記第5の抵抗素子の一方の端子および前記第3のMOSトランジスタのゲートに接続され、
前記第4の抵抗素子の他方の端子は前記第3の端子に接続され、
前記第3のMOSトランジスタは、前記第2のMOSトランジスタのゲートと前記第3の端子との間に接続されたこと
を特徴とする請求項4に記載の半導体集積回路の保護回路。 - 第1の半導体集積回路と、
前記第1の半導体集積回路からの信号を受ける第2の半導体集積回路と、を有し、
前記第2の半導体集積回路は、請求項1ないし5のいずれかに記載の半導体集積回路の保護回路を含むことを特徴とするシステム。
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