JP2021141317A - 電気的ストレス保護回路、及びそれを備えた電子装置 - Google Patents

Abstract

【課題】本発明は、電子装置をＥＯＳ及びＥＳＤから効果的に保護できる電気的ストレス保護回路を提供する。【解決手段】電気的ストレス保護回路は、駆動電圧レールに接続され、電気的ストレスが印加されたときにオンとなる第１のトランジスタを含む検出回路と、第１のトランジスタがオンされたときに出力される信号に応答してオンとなり、基準電圧レールに電気的ストレスを印加するように構成されたバイパストランジスタと、を含む。【選択図】図１

Description

（関連出願の相互参照）
本出願は、２０２０年３月２日に出願された韓国特許出願第１０−２０２０−００２６１８０号の優先権及び利益を主張し、その開示は、その全体が参照により本明細書に組み込まれる。

本発明は、電気的ストレス保護回路、及びそれを備えた電子装置に関する。

駆動電圧レール（ｒａｉｌ）及び／又は基準電圧レールを介して入力される電気的ストレスは、静電放電（ＥＳＤ）及び電気過負荷（ＥＯＳ）を含むことができる。ＥＳＤとは、静電気放電であり、電位の違う２つの物体の間を有限の電荷が急速に移動し、５００Ｖ以上の電位を数百ｐｓ〜数ｎｓ持続する放電現象である。

ＥＯＳとは、数十〜数百マイクロ秒〜１ミリ秒継続し、ＥＳＤの電圧よりも低い電圧を有する、電子装置の仕様限界を超える電圧が印加された場合に発生し得る損傷をいう。

数千ボルト程度のＥＳＤの電圧が、短時間印加されるので、電圧と電流を瞬時にバイパスすることが重要である。ＥＯＳでは、ＥＳＤの電圧より低い電圧が印加されるが、比較的長時間印加されるので、回路を構成する金属酸化物半導体（ＭＯＳ）トランジスタのゲート酸化層のような薄い絶縁層のブレークダウンが起こる可能性があり、従って、ＥＯＳの内部回路への流入を阻止することが重要である。

関連技術における保護回路は、直列に接続された抵抗及びキャパシタを使用して静電放電（ＥＳＤ）のピークを低減し、ＥＳＤを遅延させてＥＳＤを基準電圧（ＶＳＳ）レールに流す。しかし、ＥＳＤの電圧と比較した場合、電気的過剰ストレス（ＥＯＳ）の電圧は急激には変化しない。したがって、抵抗値の大きい抵抗と静電容量の大きいコンデンサを用いるべきである。しかし、この場合、ＥＳＤに対する性能が低下するという欠点がある。

本発明は、上述した従来技術の課題を解決するためのものである。本発明は、電子装置をＥＯＳ及びＥＳＤから効果的に保護できる回路を提供することを目的とする。

本発明の一態様によれば、駆動電圧レールに接続され電気的ストレスが印加されるとオンとなる第１のトランジスタと、電気的ストレスが印加されると基準電圧レールに電気的ストレスを印加するように構成されたバイパストランジスタを含むバイパス回路と、を含む検出回路を含む、電気的ストレス保護回路が提供される。

本発明の別の態様によれば、所定の機能を実行するように構成された電子装置が提供され、この電子装置は、駆動電圧レールに接続され、電気的ストレスが印加されたときにオンとなる第１のトランジスタと、第１のトランジスタがオンにされ、基準電圧レールに電気的ストレスを印加するように構成されたときに出力される信号に応答してオンとなるバイパストランジスタを含む電気的ストレス保護回路とを含む。

本発明の上記及び他の目的、特徴及び利点は、添付の図面を参照してその例示的な実施形態を詳細に説明することによって、当業者にはより明らかになるのであろう。

一実施形態による電気的ストレス保護回路を示す概略回路図である。 検出回路の他の例を示す回路図である。 バイパス回路の例を示す図である。 バイパス回路の例を示す図である。 バイパス回路の例を示す図である。 第２の実施形態に係る電気的ストレス保護回路を示す概略回路図である。 検出回路の他の例を示す概略回路図である。 本実施形態に係る電気的ストレス保護回路を含む表示装置を示す模式図である。 図７は、図７Ａ〜図７Ｇに示すグラフであり、ここで、図７Ａは三角波状にモデル化された電気的ストレスを示すグラフである。 駆動電圧レールと第２駆動電圧レールの電圧の変動を示すグラフである。 検出回路から出力される検出信号（ＮＯＮ）を示すグラフであえう。 バッファーの内部信号（ＥＳＤＯＮ）を示すグラフである。 バッファーから出力されるバッファー信号（ＥＳＤＯＮ）を示すグラフでる。 バイパス回路を流れる電流の大まかな形状を示すグラフである。 検出回路から出力される検出信号（ＮＯＮ）に応じてバイパス回路を駆動する際にバイパス回路に流れる電流の大まかな形状を示すグラフである。

第１の実施形態
以下、電気的ストレスとは、電気的オーバーストレス（ＥＯＳ）と静電気放電（ＥＳＤ）の両方を含んで使用される。以下、本実施形態に係る電気的ストレス保護回路１０の形成方法について、図面を参照しながら説明する。図１は、本実施形態に係る電気的ストレス保護回路１０を示す概略回路図である。図１を参照すると、本実施形態に係る電気的ストレス保護回路１０は、駆動電圧レールＶＤＤに接続され、電気的ストレスが印加されたときにオン状態となる第１のトランジスタＭＰ１と、第１のトランジスタＭＰ１がオン状態となって電気的ストレスを基準電圧レールＶＳＳに印加するように構成された信号に応じてオン状態となるバイパストランジスタＭＮ３と、を含む検出回路１００を備えている。

検出回路１００は、駆動電圧レールＶＤＤに接続された第１のトランジスタＭＰ１を含む。図１に示す実施形態では、第１のトランジスタＭＰ１は、ｐ型トランジスタであってもよく、駆動電圧レールＶＤＤにソース電極とそのボディ電極（ｂｏｄｙ ｅｌｅｃｔｒｏｄｅ）とが接続されてもよい。第１のトランジスタＭＰ１のドレイン電極は、第１の電流制限抵抗Ｒ１に接続されていてもよい。第１の限流抵抗器Ｒ１は、単一の抵抗器として図示されているが、別の実施形態では、第１の限流抵抗器Ｒ１は、直列に、並列に、又は直列−並列に接続された複数の抵抗器を含んでもてもよい。

図１に示す実施形態では、検出回路１００が、第２のトランジスタＭＮ２をさらに含んでもよい。例えば、第２のトランジスタＭＮ２は、ｎ型のトランジスタであってもよく、第２のトランジスタＭＮ２のボディ電極及びソース電極は、基準電圧レールＶＳＳに接続されていてもよい。第２のトランジスタＭＮ２のドレイン電極は、第２の電流制限抵抗Ｒ２に接続されていてもよい。第２の限流抵抗器Ｒ２は、単一の抵抗器として図示されているが、別の実施形態では、第２の限流抵抗器Ｒ２は、直列に、並列に、又は直列−並列に接続された複数の抵抗器を含んでいてもよい。

バイパス回路２００は、内部回路（図示せず）に電気的ストレスを印加することなく基準電圧レールＶＳＳに電気的ストレスをバイパスするためにオンされるバイパストランジスタＭＮ３を含む。一実施形態では、バイパストランジスタＭＮ３は、ＥＳＤ又はＥＯＳによる電圧及び／又は電流が印加されてもブレークダウンされないサイズを有するように設計され、第１のトランジスタＭＰ１及び第２のトランジスタＭＮ２のサイズよりも大きいサイズを有する。

図２は、検出回路１００の他の例を示す回路図である。図２を参照すると、第２のトランジスタＭＮ２のゲート電極は、ゲート保護抵抗Ｒｇを介して基準電圧レールＶＳＳに接続されてもよい。ゲート保護抵抗Ｒｇは、基準電圧レールＶＳＳを通して印加された電気的ストレスによる第２のトランジスタＭＮ２のゲート絶縁膜のブレークダウンを防止する。

図３Ａ〜図３Ｃは、バイパス回路２００の例を示す図である。図１に示す実施形態では、バイパス回路２００は、単一のバイパストランジスタＭＮ３を含むものとして図示されているが、図３Ａに示す例によれば、バイパス回路２００は、バイパストランジスタの高電圧でのブレークダウンを防止するように直列に接続された複数のバイパストランジスタＭＮ３ａ、ＭＮ３ｂ，ＭＮ３ｃを含んでいてもよい。図３Ｂに示す例によれば、バイパス回路２００は、大電流によるバイパストランジスタのブレークダウンを防止するように並列に接続された複数のバイパストランジスタＭＮ３ｘ、ＭＮ３ｙ，ＭＮ３ｚを有していてもよい。また、図３Ｃに示す例によれば、バイパス回路２００は、直列に接続された複数のバイパストランジスタが並列に接続された構造であってもよい。

以下、上記ように構成された電気的ストレス保護回路１０の動作について説明する。図１〜図３Ｃを参照すると、駆動電圧レールＶＤＤを通じて電気的ストレスが印加されると、第１トランジスタＭＰ１のソース電極に電流が印加され、この電気的ストレスによる電圧が所定のしきい値電圧を超えると、ソース領域とチャネルとの間のＰＮ接合にアバランシェ・ブレークダウンが発生する。これにより、第１のトランジスタＭＰ１に形成された寄生バイポーラトランジスタ（寄生ＢＪＴ）がオン状態となり、第１のトランジスタＭＰ１がオンとなるようにスナップバック現象が生じる。

駆動電圧レールＶＤＤを介して電気的ストレスが印加されると、第２のトランジスタＭＮ２に形成された寄生ＢＪＴもオンとなり、従って、第２のトランジスタＭＮ２がオン状態となるようにスナップバック現象が生じる。

第２のトランジスタＭＮ２がオンになると、第２のトランジスタＭＮ２のドレイン電極の電圧が基準電圧ＶＳＳまで降下し、第１のトランジスタＭＰ１のゲート電極に基準電圧ＶＳＳが供給されて第１のトランジスタＭＰ１がオンとなる。すなわち、電気的ストレスが印加されると、スナップバック現象によって第１トランジスタＭＰ１がオンとされ、及び／又は、スナップバック現象によって第２トランジスタＭＮ２がオンとされ、第１トランジスタＭＰ１のゲート電極に印加される電圧によって第１トランジスタＭＰ１がオンとされる。

第１のトランジスタＭＰ１がオンになると、駆動電圧レールＶＤＤから基準電圧レールＶＳＳまでの電流経路が形成される。第１のトランジスタＭＰ１に過大な電流が流れることによる第１のトランジスタＭＰ１のブレークダウンを防止するために、第１の電流制限抵抗Ｒ１を設けて第１のトランジスタＭＰ１に流れる過大な電流を制限することにより、第１のトランジスタＭＰ１を過大な電流から保護することができる。

さらに、第２のトランジスタＭＮ２がオンになると、駆動電圧レールＶＤＤから基準電圧レールＶＳＳまでの電流経路が形成される。第２のトランジスタＭＮ２に過大な電流が流れることによる第２のトランジスタＭＮ２のブレークダウンを防止するために、第２の電流制限抵抗Ｒ２を設けて、第２のトランジスタＭＮ２に流れる過大な電流を制限することにより、第２のトランジスタＭＮ２を過大な電流から保護することができる。

第１のトランジスタＭＰ１がオンになると、第１のトランジスタＭＰ１のドレイン電極の電圧はハイとなり、バイパストランジスタＭＮ３のゲート電極に供給される。よって、駆動電圧レールＶＤＤを介して印加される電気的ストレスは、バイパストランジスタＭＮ３を介して基準電圧レールＶＳＳにバイパスされる。その結果、電気的ストレスは、電子装置の内部回路に導入されず、電子装置の内部回路は保護される。

第２の実施形態
以下、図４及び図５を参照して、第２の実施形態について説明する。説明を簡潔かつ明確にするために、以下では、第１の実施形態と同一又は類似する構成要素の説明を省略する。図４は、第２の実施形態による電気的ストレス保護回路を示す概略回路図である。図４を参照すると、第２実施形態の電気的ストレス保護回路２０は、駆動電圧レールＶＤＤに接続され、電気的ストレスが印加されたときにオンとなる第１トランジスタＭＰ１と、検出回路１００によって検出され供給された検出信号ＮＯＮをバッファして出力するように構成されたバッファ３００と、バッファ信号ＥＯＳＯＮに応答してオンとなり、基準電圧レールＶＳＳに電気的ストレスを印加するバイパストランジスタＭＮ３を含むバイパス回路２００とを含む検出回路１００を含む。

一例として、バッファ３００は、検出信号ＮＯＮを受けてオンとなる第４のトランジスタＭＮ４と、第４のトランジスタＭＮ４がオンとなるとバッファ信号ＥＯＳＯＮを出力するためにオンとなる第３のトランジスタＭＰ３とを有していてもよい。図示の例では、第４のトランジスタＭＮ４はｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタであってもよく、第３のトランジスタＭＰ３はｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタであってもよい。また、バッファ３００に含まれる第３のトランジスタＭＰ３と第４のトランジスタＭＮ４との接続部は、検出回路１００の接続部関係と同様であってもよく、検出回路１００に含まれる第１のトランジスタＭＰ１と第２のトランジスタＭＮ２との大きさは互いに異なっていてもよい。

図５は、検出回路１００の他の例を示す概略回路図である。図５を参照すると、検出回路１００の第１のトランジスタＭＰ１のソース電極は、駆動電圧ＶＤＤが印加される電圧レールに接続してもよく、第１のトランジスタＭＰ１のボディ電極を、第２の駆動電圧ＶＤＤｐが設けられた電圧レールに接続してもよい。さらに、第２のトランジスタＭＮ２のソース電極を、基準電圧ＶＳＳが供給されている電圧レールに接続してもよく、第２のトランジスタＭＮ２のボディ電極を、第２の基準電圧ＶＳＳｐが供給されている電圧レールに接続してもよい。

また、第２駆動電圧ＶＤＤｐは、駆動電圧ＶＤＤよりも高い電圧であってもよく、第２基準電圧ＶＳＳｐは、基準電圧ＶＳＳよりも低い電圧であってもよい。第１のトランジスタＭＰ１のボディ電極には、駆動電圧ＶＤＤよりも高い電圧が供給されるため、第１のトランジスタＭＰ１の耐圧が低下する。これにより、第１のトランジスタＭＰ１に電気的ストレスが加わると、ソース電極とドレイン電極との間に印加される電圧が低い場合であってもブレークダウンが生じる。したがって、第１のトランジスタＭＰ１は、ボディ電極に駆動電圧ＶＤＤが印加されている場合よりも早くオンとなるため、電気的ストレスをより迅速に検出することができる。

同様に、第２のトランジスタＭＮ２のボディ電極には、基準電圧ＶＳＳよりも低い第２の基準電圧ＶＳＳｐが印加されているため、第２のトランジスタＭＮ２でブレークダウンが生じるドレイン電極とソース電極との間の電圧は、低くなる。これにより、第２のトランジスタＭＮ２に電気的ストレスが加えられた場合、ソース電極とドレイン電極との間に印加される電圧が低い場合であってもブレークダウンが生じるため、ボディ電極に基準電圧ＶＳＳが印加された場合よりも早く第２のトランジスタＭＮ２がオン状態となるので、電気的ストレスをより迅速に検出することができる。

一例として、第２駆動電圧ＶＤＤｐは、駆動電圧ＶＤＤよりも少なくとも５％高く、好ましくは少なくとも１０％高い電圧値を有していてもよい。さらに、第２基準電圧ＶＳＳｐは、基準電圧ＶＳＳよりも少なくとも５％低く、好ましくは少なくとも１０％低い電圧値を有していてもよい。

図５に示す実施形態では、第１トランジスタＭＰ１のボディ電極と第２トランジスタＭＮ２のボディ電極とにそれぞれ第２駆動電圧ＶＤＤｐ及び第２基準電圧ＶＳＳｐが印加されていることが示されている。ただし、図示しない実施形態では、第１のトランジスタＭＰ１のボディ電極のみに第２の駆動電圧ＶＤＤｐを印加してもよく、図示しない別の実施形態では第２のトランジスタＭＮ２のボディ電極のみに第２の基準電圧ＶＳＳｐを印加してもよい。

以下、図４及び図５を参照して、電気的ストレス保護回路２０について説明する。電気的ストレスが印加されると、検出回路１００に含まれる第１のトランジスタＭＰ１及び／又は第２のトランジスタＭＮ２にブレークダウンが生じ、第１のトランジスタＭＰ１及び／又は第２のトランジスタＭＮ２がオンする。第１トランジスタＭＰ１及び／又は第２トランジスタＭＮ２がオンすると、検出回路１００は、検出信号ＮＯＮを出力する。

バッファ３００に含まれる第４のトランジスタＭＮ４は、検出信号ＮＯＮを受信しオン状態となり、結果第３のトランジスタＭＰ３がオン状態となる。第３トランジスタＭＰ３はオン状態となるので、バッファ３００は、バッファ信号ＥＯＳＯＮをバイパス回路２００に出力する。

一例として、電気的ストレスが印加されると、バッファ３００に含まれる第３のトランジスタＭＰ３及び／又は第４のトランジスタＭＮ４は、バッファ信号ＥＯＳＯＮを出力するようオン状態となってもよい。

一例として、バッファ３００に含まれる第３のトランジスタＭＰ３及び第４のトランジスタＭＮ４は、検出回路１００に含まれる第１のトランジスタＭＰ１及び第２のトランジスタＭＮ２のサイズよりも大きく、かつ、第１のトランジスタＭＰ１及び第２のトランジスタＭＮ２の電流駆動性能よりも高い電流駆動性能を有し得るサイズを有していてもよい。したがって、バッファ３００から出力されるバッファ信号ＥＯＳＯＮの立ち上がり時間は検出回路１００から出力される検出信号ＮＯＮの立ち上がり時間よりも速くすることができ、その結果、電気的ストレスがより迅速に検出され得るという利点が提供される。

図６は、本実施形態に係る電気的ストレス保護回路１０を含む表示装置１を示す模式図である。図６を参照すると、表示装置１は、表示パネルと、表示パネルを駆動するゲートドライバと、ソースドライバと、タイミングコントローラとを含む。電源は、ゲートドライバ、ソースドライバ、及びタイミングコントローラに駆動電力を供給する。

電源は、表示装置１の外部から電力を受け取り、その電力を直流に変換し、その直流電流をゲートドライバ、ソースドライバ、及びタイミングコントローラに供給するスイッチモード電源（ＳＭＰＳ）などの電源装置であってもよい。

電気的ストレスは、電源に印加され、電源が電力を供給する駆動電圧レールＶＤＤ及び基準電圧レールＶＳＳを介して、ゲートドライバ、ソースドライバ、及びタイミングコントローラに印加されてもよい。本実施形態に係る電気的ストレス保護回路２０は、電気的ストレスによる障害の発生を防止するために、表示装置１に含まれる電源、ゲートドライバ、ソースドライバ、タイミングコントローラに含めることができる。

シミュレーション例
以下、シミュレーション例のシミュレーション結果を図７Ａ〜図７Ｇを用いて説明する。図７Ａは、三角波形状にモデル化された電気的ストレスを示すグラフである。図７Ａでは、電気的ストレスが５０μｓの間、０Ｖから２５Ｖに増加する。すなわち、０μｓから５０μｓの範囲で、０Ｖから２５Ｖに増加し、５０μｓから１００μｓの範囲で、２５Ｖから０Ｖに減少する。

図７Ａに示す電気的ストレスでは、第２の駆動電圧ＶＤＤｐを介して印加される電気的ストレスがより大きな値を有し、駆動電圧ＶＤＤを介して提供される電気的ストレスは２Ｖほど低く設定された。また、基準電圧のうち、より大きな電圧値を有する基準電圧を基準電圧ＶＳＳとし、第２基準電圧ＶＳＳｐを基準電圧ＶＳＳよりも２Ｖほど低く設定した。

図７Ｂは、駆動電圧レール及び第２駆動電圧レールの電圧の変動を示すグラフである。図７Ｂを参照すると、第２駆動電圧ＶＤＤｐ及び第２基準電圧ＶＳＳｐを用いた場合には、第２駆動電圧ＶＤＤｐ及び第２基準電圧ＶＳＳｐを用いない場合よりも４μｓ速く電気的ストレスが検出され、したがって９．６Ｖの電圧でブレークダウンが発生し、電圧がクランプされたことが確認できる。駆動電圧ＶＤＤと基準電圧ＶＳＳを用いた場合、１１．６Ｖの電圧でブレークダウンが発生し、電圧がクランプされたことが確認できる。

図７Ｃは、検出回路１００から出力される検出信号ＮＯＮを示すグラフであり、図７Ｄは、バッファ３００の内部信号を示すグラフである。図７Ｃ及び図７Ｄを参照すると、第２駆動電圧ＶＤＤｐ及び第２基準電圧ＶＳＳｐを用いた場合、検出回路１００が第２駆動電圧ＶＤＤｐ及び第２基準電圧ＶＳＳｐを用いなかった場合と比較して４μｓ速く電気的ストレスを検出し、従って立ち上がり検出信号ＮＯＮが出力されたことが確認できる。

図７Ｅは、バッファ３００から出力されるバッファ信号ＥＯＳＯＮを示すグラフである。図７Ｅを参照すると、図７Ｃに示される検出信号ＮＯＮのものよりも、立ち上がり速度及び落下速度が速かったことが分かる。その結果、バッファ３００が検出回路１００の出力信号をバッファリングして、バッファリングされた出力信号をバイパス回路２００に供給し、電気信号が基準電圧レールに迅速にバイパスされることが確認できる。

図７Ｆは、バイパス回路２００を流れる電流の大まかな形状を示すグラフであり、図７Ｇは、検出回路１００から出力される検出信号ＮＯＮに応じてバイパス回路２００が駆動される際にバイパス回路２００を流れる電流の大まかな形状を示すグラフである。図７Ｆ及び図７Ｇを参照すると、バイパス回路２００がバッファ３００から出力されるバッファ信号ＥＯＳＯＮに応じて駆動されたときに、バイパストランジスタＭＮ３がより速くオンされたことが確認でき、電流の立ち上がり速度及び立ち下がり速度が速かった。

本発明による電気的ストレス保護回路によれば、電子装置をＥＯＳ及びＥＳＤから効果的に保護する利点を提供できる。

本発明の理解を助けるために、図面に示される実施形態を参照して説明を行ったが、これらの実施形態は実施のためのものであり、単に例示的なものである。したがって、当業者であれば、本発明の範囲から逸脱することなく、様々な修正及び同等の他の実施形態を導出することができることを理解するのであろう。したがって、本発明の真の技術的範囲は、添付の特許請求の範囲によって定義されるべきである

Claims (26)

1. 駆動電圧レールに接続され、電気的ストレスが印加されたときオンとなる第１のトランジスタを含む、検出回路と、
   前記電気的ストレスが印加されたとき、基準電圧レールに前記電気的ストレスを印加するように構成されたバイパストランジスタを含む、バイパス回路と、
   を備えた、電気的ストレス保護回路。
2. 前記検出回路は、前記基準電圧レールに接続され、前記電気的ストレスが印加されたときに、ブレークダウンによってオンとなる第２のトランジスタを更に含む、請求項１に記載の電気的ストレス保護回路。
3. 前記第１のトランジスタは、前記電気的ストレスが印加されたときのブレークダウンによってオンとなる、又は前記第２のトランジスタがオンされたときに生じる電圧によってオンとなる、請求項２に記載の電気的ストレス保護回路。
4. 前記第１のトランジスタは、ｐ型金属酸化物半導体（ＭＯＳ）トランジスタであり、
   前記第２のトランジスタは、ｎ型ＭＯＳトランジスタである、
   請求項２に記載の電気的ストレス保護回路。
5. 前記バイパストランジスタのサイズは、前記第１のトランジスタのサイズよりも大きい、請求項１に記載の電気的ストレス保護回路。
6. 前記第１のトランジスタは、第１の電流制限抵抗を介して前記基準電圧レールに電気的に接続され、
   前記第１の電流制限抵抗は、前記第１のトランジスタがオンとなったとき、前記第１のトランジスタを流れる電流を制限する、
   請求項１に記載の電気的ストレス保護回路。
7. 前記第２のトランジスタは、第２の電流制限抵抗を介して前記駆動電圧レールに電気的に接続され、
   前記第２の電流制限抵抗は、前記第２のトランジスタがオンとなったとき、前記第２のトランジスタを流れる電流を制限する、
   請求項２に記載の電気的ストレス保護回路。
8. 前記第２のトランジスタのゲート電極は、ゲート保護抵抗を介して前記基準電圧レールに接続される、請求項２に記載の電気的ストレス保護回路。
9. 検出信号を受信し、バッファし、バッファされた前記検出信号を出力するように構成されたバッファと、を更に備える、請求項１に記載の電気的ストレス保護回路。
10. 前記バッファは、
    前記検出信号に応じてオンとなる第４のトランジスタと、
    前記第４のトランジスタがオンしたときに出力される信号に応じてオンとなる第３のトランジスタと、
    を含む、
    請求項９に記載の電気的ストレス保護回路。
11. 前記駆動電圧レールに供給される電圧よりも高い電圧が、前記第１のトランジスタのボディ電極に供給される、請求項１に記載の電気的ストレス保護回路。
12. 前記基準電圧レールに供給される電圧よりも低い電圧が、前記第２のトランジスタのボディ電極に供給される、請求項２に記載の電気的ストレス保護回路。
13. 駆動電圧レールに接続され、電気的ストレスが印加されたときオンとなる第１のトランジスタを含む、検出回路と、
    前記第１のトランジスタがオンになったとき出力される信号に応答してオンとなり、基準電圧レールに前記電気的ストレスを印加するように構成されたバイパストランジスタを含む、電気的ストレス保護回路と、
    を備える、所定の機能を実行するように構成された電子装置。
14. 前記検出回路は、前記基準電圧レールに接続され、前記電気的ストレスが印加されたときに、ブレークダウンによってオンとなる第２のトランジスタを更に含む、請求項１３に記載の電子装置。
15. 前記第１のトランジスタは、前記電気的ストレスが印加されたときのブレークダウンによってオンとなる、又は前記第２のトランジスタがオンされたときに生じる電圧によってオンとなる、請求項１４に記載の電子装置。
16. 前記第１のトランジスタは、ｐ型金属酸化物半導体（ＭＯＳ）トランジスタであり、
    前記第２のトランジスタは、ｎ型ＭＯＳトランジスタである、
    請求項１４に記載の電子装置。
17. 前記バイパストランジスタのサイズは、前記第１のトランジスタのサイズよりも大きい、請求項１３に記載の電子装置。
18. 前記第１のトランジスタは、第１の電流制限抵抗を介して前記基準電圧レールに電気的に接続され、
    前記第１の電流制限抵抗は、前記第１のトランジスタがオンになったとき、前記第１のトランジスタを流れる電流を制限する、
    請求項１３に記載の電子装置。
19. 前記第２のトランジスタは、第２の電流制限抵抗を介して前記駆動電圧レールに電気的に接続され、
    前記第２の電流制限抵抗は、前記第２のトランジスタがオンとなったとき、前記第２のトランジスタを流れる電流を制限する、
    請求項１４に記載の電子装置。
20. 前記第２のトランジスタのゲート電極は、ゲート保護抵抗を介して前記基準電圧レールに接続される、請求項１４に記載の電子装置。
21. 検出信号を受信し、バッファし、バッファされた前記検出信号を出力するように構成されたバッファと、を更に備える、請求項１３に記載の電子装置。
22. 前記バッファは、
    前記検出信号に応じてオンとなる第４のトランジスタと、
    前記第４のトランジスタがオンしたときに出力される信号に応じてオンとなる第３のトランジスタと、
    を含む、
    請求項２１に記載の電子装置。
23. 前記駆動電圧レールに供給される電圧よりも高い電圧が、前記第１のトランジスタのボディ電極に供給される、請求項１３に記載の電子装置。
24. 前記基準電圧レールに供給される電圧よりも低い電圧が、前記第２のトランジスタのボディ電極に供給される、請求項１４に記載の電子装置。
25. 前記電子装置は、表示装置である、請求項１３に記載の電子装置。
26. 前記電気的ストレス保護回路は、前記表示装置の電源、ソースドライバ、ゲートドライバ、及びタイミングコントローラのうちの１つ又は複数に含まれる、請求項２５に記載の電子装置。
    

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