JP5486962B2 - 半導体集積回路 - Google Patents

Description

本発明は、接続端子を介して信号の入力または出力を行う入出力回路を含む内部回路と、その内部回路を信号の電圧よりも高い過電圧から保護する保護回路とを有する半導体集積回路に関する。

上述した半導体集積回路の接続端子に印加される過電圧としては、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によるものと、ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ Ｏｖｅｒ Ｓｔｒｅｓｓ）によるものとがある。

ＥＳＤは、人体などに帯電した静電気が半導体集積回路の接続端子に印加される現象であり、図１４に示すように、数Ａオーダーのサージ電流が１μｓ以下の短時間で半導体集積回路内に流れる。

ＥＯＳは、例えば半導体集積回路の出荷テストにおいて、半導体集積回路のグランドとテスタのグランドとが異なる等に起因して、例えば３．３Ｖの電源電圧で動作する半導体集積回路に対して、図１５に示すように、電源電圧が立ち上がる際に１０Ｖ〜２０Ｖの電源電圧が数ｍｓｅｃ〜数ｓｅｃの比較的長い期間、半導体集積回路の接続端子に印加される現象である。

このように、ＥＳＤは、電荷の急激な放電に起因し、電圧の立ち上がりがＥＯＳに比べて短いパルス状である。一方、ＥＯＳは、立ち上がり時間がＥＳＤに比べて長く、電圧が継続する時間も長い。

このＥＯＳが印加された場合に、ＥＳＤ保護素子がオンしてしまうと、数ｍｓｅｃ〜数ｓｅｃの間アンペアオーダーの電流が流れてしまい、ＥＳＤ保護素子が破壊される恐れがある。そこで、ＥＳＤ対策とＥＯＳ対策との双方の対策が施されたＥＳＤ／ＥＯＳ保護回路が、例えば特許文献１に提案されている。

図１６は、特許文献１に提案されたＥＳＤ／ＥＯＳ保護回路を示す図である。

図１６に示すＥＳＤ／ＥＯＳ保護回路２００には、寄生ダイオード２０１ａ，２０２ａを有する高電圧デプリーション型ＭＯＳＦＥＴ２０１，２０２が備えられている。ＭＯＳＦＥＴ２０１のゲートとソースが共通接続されるとともに接続端子２０３に接続されている。また、ＭＯＳＦＥＴ２０２のゲートとソースが共通接続されるとともに抵抗２０４を経由して内部回路２１０に接続されている。さらに、ＭＯＳＦＥＴ２０１，２０２の各ドレインが互いに接続されるとともに第１のダイオード２０５のカソードに接続されている。第１のダイオード２０５のアノードはグランドＧＮＤに接続されている。また、抵抗２０４と内部回路２１０との接続点に第２のダイオード２０６のカソードが接続されている。第２のダイオード２０６のアノードはグランドＧＮＤに接続されている。

このＥＳＤ／ＥＯＳ保護回路２００は、通常の動作状態のときには、ＭＯＳＦＥＴ２０１，２０２はともにデプリーション型ＭＯＳＦＥＴであるため、オン状態になっている。このため、接続端子２０３に入力された信号は、ＭＯＳＦＥＴ２０１→ＭＯＳＦＥＴ２０２→抵抗２０４の経路で内部回路２１０に伝達される。通常の動作状態では、接続端子２０３に印加される信号の電位は、以下に説明する程高くはないため、第１，第２のダイオード２０５，２０６はオフ状態になっている。

ここで、接続端子２０３に印加される電圧を上げていくと、即ち、第１，第２のダイオード２０５，２０６の逆バイアス電圧を上げていくと、第１，第２のダイオード２０５，２０６はそれぞれブレイクダウンし電流が流れる。ここで、第１，第２のダイオード２０５，２０６の降伏（ブレイクダウン）電圧値は、Ｖｔ＿ｒｅｖ１，Ｖｔ＿ｒｅｖ２とすると、
Ｖｔ＿ｒｅｖ１＞Ｖｔ＿ｒｅｖ２…（１）
となっている。第１，第２のダイオード２０５，２０６は、この式（１）を満たすように形成されている。

以下に、ＥＳＤ／ＥＯＳ保護回路２００の、ＥＳＤ印加時における動作とＥＯＳ印加時における動作について説明する。

図１７は、図１６に示すＥＳＤ／ＥＯＳ保護回路の、ＥＳＤ印加時における動作を説明するための図である。

図１７に示す接続端子２０３には、第１のダイオード２０５の降伏電圧値Ｖｔ＿ｒｅｖ１を越えるＥＳＤパルスが印加される。すると、第１のダイオード２０５がオン（ブレイクダウン）して、ＭＯＳＦＥＴ２０１→第１のダイオード２０５→グランドＧＮＤの電流パスでこのＥＳＤによるサージ電流Ｉｅｓｄを逃がすことになる。

図１８は、図１６に示すＥＳＤ／ＥＯＳ保護回路の、ＥＯＳ印加時における動作を説明するための図である。

接続端子２０３には、ＥＯＳ電圧として、第１のダイオード２０５の降伏電圧値Ｖｔ＿ｒｅｖ１と第２のダイオード２０６の降伏電圧値Ｖｔ＿ｒｅｖ２との間の電圧が印加される。ここで、Ｖｔ＿ｒｅｖ１＞Ｖｔ＿ｒｅｖ２であるため、第２のダイオード２０６のみオンして、ＭＯＳＦＥＴ２０１→ＭＯＳＦＥＴ２０２→抵抗２０４→第２のダイオード２０６→グランドＧＮＤの電流パスで、このＥＯＳ電圧による電流Ｉｅｏｓを逃がすことになる。このようにして、ＥＳＤ／ＥＯＳ保護回路２００では、ＥＳＤ対策とＥＯＳ対策との双方の対策が施されている。

特許第３００９６１４号公報

しかし、特許文献１に提案されたＥＳＤ／ＥＯＳ保護回路２００において、ＥＯＳ電圧として、接続端子２０３に第１のダイオード２０５の降伏電圧値Ｖｔ＿ｒｅｖ１よりも大きなＥＯＳ電圧が印加される場合がある。

図１９は、第１のダイオードの降伏電圧値よりも大きなＥＯＳ電圧が印加された場合のＥＳＤ／ＥＯＳ保護回路の動作を説明するための図である。

この場合は、第１のダイオード２０５がオンすることとなる。この第１のダイオード２０５は、ＥＳＤによるサージ電流を流すことができるようになっているため、第１のダイオード２０５がオンすると大電流が流れることになる。つまり、第１のダイオード２０５の降伏電圧値Ｖｔ＿ｒｅｖ１よりも大きなＥＯＳ電圧が接続端子２０３に印加されると、ＥＳＤ／ＥＯＳ保護回路２００が破壊される恐れがある。しかし、第１のダイオード２０５の降伏電圧値Ｖｔ＿ｒｅｖ１を高めるとＥＳＤに対する保護が働きにくくなる。また、降伏電圧値は半導体プロセスに依存しており、製品毎のバラツキを抑えることが容易でない。

本発明は、上記事情に鑑み、ＥＳＤとＥＯＳとの双方から内部回路を有効に保護することができる半導体集積回路を提供することを目的とする。

上記目的を達成する本発明の半導体集積回路は、接続端子を介して信号の入力または出力を行う入出力回路を含む内部回路と、該内部回路を信号の電圧よりも高い過電圧から保護する保護回路とを有する半導体集積回路であって、前記保護回路が、前記接続端子に接続された第１の放電回路と、前記接続端子に接続された第２の放電回路と、過電圧により前記第２の放電回路に流れる電流を検知して過電圧検出信号を前記第１の放電回路に供給し、前記第１の放電回路の動作を禁止する信号を生成する過電圧検出回路とを備えたことを特徴とする。

本発明の半導体集積回路に係る保護回路は、接続端子から例えばグランドに代表される電源線に過電圧による電流を逃がす経路として、第１の放電回路と、第２の放電回路とを有している。

接続端子に印加された過電圧によって第２の放電回路が動作すると、第２の放電回路を流れる電流を過電圧検出回路が検出し、第１の放電回路の動作が禁止される。従って、第１の放電回路のみを設けた場合には第１の放電回路自体が破壊されてしまうような種類の過電圧が印加された場合にも、第２の放電回路を動作させて内部回路を保護するとともに、第１の放電回路の破壊を防止することができる。

ここで、前記第２の放電回路は、一端が前記接続端子に接続し他端が内部回路用入力端子に接続した第１の抵抗と、該内部回路用入出力端子に接続した過電圧を放電する放電素子を備えることが好ましい。

この場合に、前記放電素子は、前記内部回路用入出力端子にカソードに接続されアノードが前記電源線に接続されたダイオードを備えたものであってもよい。

さらに、本発明の半導体集積回路において、前記過電圧検出回路は、前記過電圧検出信号をつくる検出素子と前記過電圧検出信号の立ち上がり時間を制御する第２の抵抗と容量素子から構成されている時定数回路を備えていることが好ましい。

この場合に、前記容量素子は前記第２の抵抗と並列に接続された寄生容量から構成されていてもよい。

さらにこの場合に、前記過電圧検出回路は、前記過電圧検出信号の立ち上がり時間より長い期間にわたって連続的に入力される第１の過電圧を検出して、前記第１の放電回路の動作を禁止することにより該第１の放電回路の破壊を防止することが好ましく、前記第１の放電回路は、前記過電圧検出信号の立ち上がり時間より速く立ち上がる第２の過電圧が入力された場合に動作して、該第２の過電圧を放電することが好ましい。

さらに、本発明の半導体集積回路において、前記第１の放電回路は、前記接続端子にドレインが接続されゲートに前記過電圧検出信号が接続された第１ＮＭＯＳトランジスタ、および、前記電源線にソースが接続されゲートが所定電圧に固定されるとともに該第１ＮＭＯＳトランジスタのソースにドレインが接続された第２ＮＭＯＳトランジスタを備えたものであることが好ましい。

また、本発明の半導体集積回路において、前記第１の放電回路は、前記第１ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのドレインを共有領域とすることにより、前記第１ＮＭＯＳトランジスタのドレインをコレクタとし、前記第２ＮＭＯＳトランジスタのソースをエミッタとし、基板をベースとしたバイポーラトランジスタを有することが好ましい。

さらに、本発明の半導体集積回路において、前記検出素子は、ソースが前記接続端子に、ゲートが前記内部回路用入出力端子に接続され、ドレインから前記過電圧検出信号を供給する第１ＰＭＯＳトランジスタを有することが好ましい。

本発明によれば、ＥＳＤとＥＯＳとの双方から内部回路を有効に保護することができる半導体集積回路が提供される。

本発明の第１実施形態の半導体集積回路の構成を示す図である。 図１に示す第１の放電回路の断面を示す図である。 ゲート電圧Ｖｇａｔｅとして０Ｖが印加された場合に第１の放電回路に流れる電流を示す図と、そのときの第１ＮＭＯＳトランジスタのドレインＮ⁻領域についてのエネルギー準位図である。 ゲート電圧Ｖｇａｔｅとして０Ｖよりも大きな電圧が印加された場合に第１の放電回路に流れる電流を示す図と、そのときの第１ＮＭＯＳトランジスタのドレインＮ⁻領域についてのエネルギー準位図である。 図１に示す半導体集積回路にＥＯＳが印加された場合に、保護回路に流れる電流経路を示す図である。 図５に示す半導体集積回路にＥＯＳが印加された時の各ノードの電位を示す図である。 図１に示す半導体集積回路にＥＳＤが印加された場合に、保護回路に流れる電流経路を示す図である。 図７に示す半導体集積回路にＥＳＤが印加された時の各ノードの電位を示す図である。 本発明の第２実施形態の半導体集積回路の構成を示す図である。 図９に示す半導体集積回路にＥＯＳが印加された場合に、保護回路に流れる電流経路を示す図である。 図１０に示す半導体集積回路にＥＯＳが印加された時の各ノードの電位を示す図である。 図９に示す半導体集積回路にＥＳＤが印加された場合に、保護回路に流れる電流経路を示す図である。 図９に示す半導体集積回路にＥＳＤが印加された時の各ノードの電位を示す図である。 ＥＳＤ印加時におけるサージ電流の波形を示す図である。 ＥＯＳ印加時における過電圧波形を示す図である。 特許文献１に提案されたＥＳＤ／ＥＯＳ保護回路を示す図である。 図１６に示すＥＳＤ／ＥＯＳ保護回路の、ＥＳＤ印加時における動作を説明するための図である。 図１６に示すＥＳＤ／ＥＯＳ保護回路の、ＥＯＳ印加時における動作を説明するための図である。 第１のダイオードの降伏電圧値よりも大きなＥＯＳ電圧が印加された場合のＥＳＤ／ＥＯＳ保護回路の動作を説明するための図である。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の第１実施形態の半導体集積回路の構成を示す図である。

図１に示す半導体集積回路１には、接続端子（パッド）１＿１と、保護回路１＿２と、入出力回路を含む内部回路１＿３とが備えられている。尚、半導体集積回路１には、この接続端子１＿１を含む多数の接続端子が備えられており、これら多数の接続端子を介して内部回路１＿３の入出回路と外部との間で信号の入力または出力が行なわれる。

保護回路１＿２は、接続端子１＿１に印加される信号の電圧よりも高い過電圧から内部回路１＿３を保護する回路であり、以下の構成となっている。

この保護回路１＿２には、第１の放電回路１０と、第２の放電回路２０と、過電圧検出回路３０とが備えられている。

第１の放電回路１０は、接続端子１＿１とグランドＧＮＤの間に、いわゆるカスコード接続された２つのＭＯＳトランジスタを有している。より具体的には、第１の放電回路１０は、接続端子１＿１にドレインが接続された第１ＮＭＯＳトランジスタ１１、および、グランドＧＮＤ（本発明にいう電源線の一例に相当）にソースおよびゲートが接続されるとともに第１ＮＭＯＳトランジスタ１１のソースにドレインが接続された第２ＮＭＯＳトランジスタ１２を有する。ここで、第１の放電回路１０には、点線で示すように、第１ＮＭＯＳトランジスタ１１のドレインをコレクタとし、第２ＮＭＯＳトランジスタ１２のソースをエミッタとし、基板をベースとしたバイポーラトランジスタ１３が形成されている。このバイポーラトランジスタ１３の詳細については後述する。

第２の放電回路２０は、抵抗２１とダイオード２２を有する。抵抗２１は、接続端子１＿１と内部回路１＿３との間に配備されている。ダイオード２２は、カソードが抵抗２１と内部回路１＿３との接続点に接続されるとともに、アノードがグランドＧＮＤに接続されている。このダイオード２２は、接続端子１＿１にＥＯＳが印加された場合に、接続端子１＿１の電流を抵抗２１を経由してグランドＧＮＤに逃がす役割を担うものである。ダイオード２２は、接続端子１＿１に逆バイアス時の降伏電圧以上の電圧が印加されると電流が流れる。

なお、ＥＯＳ印加時にダイオード２２に流れる電流は、抵抗２１によって制限される。このため、連続的にＥＯＳが印加された場合にもダイオード２２が破壊されることはない。

過電圧検出回路３０は、ＰＭＯＳトランジスタ３１と、時定数回路３２を有する。時定数回路３２は、ＰＭＯＳトランジスタ３１のドレインとグランドＧＮＤとの間に並列に接続された抵抗３２ａおよびキャパシタ３２ｂから構成されている。過電圧検出回路３０は、ダイオード２２がブレークダウンし抵抗２１に電流が流れることによる電圧降下を利用して過電圧検出信号を出力する。尚、抵抗３２ａの抵抗値とキャパシタ３２ｂの容量値は、時定数がＥＳＤの立ち上がり時間よりも長く、かつＥＯＳの立ち上がり時間よりも短くなるように設定されている。

また、ＰＭＯＳトランジスタ３１のドレインと、第１の放電回路１０を構成する第１ＮＭＯＳトランジスタ１１のゲートが接続されている。第１ＮＭＯＳトランジスタ１１のゲートには、時定数回路３２から過電圧検出信号としてのゲート電圧Ｖｇａｔｅが供給される。前述のとおり、ＥＳＤは、ＥＯＳに比べ立ち上がりが急峻であって、ＣＲ時定数をこのように設定することにより、ゲート電圧Ｖｇａｔｅは、ＥＯＳが印加された場合に、その立ち上がりに追従する。

ここで、第１の放電回路１０に形成されたバイポーラトランジスタ１３について、図２〜図４を参照して説明する。

図２は、図１に示す第１の放電回路の断面を示す図である。

この第１の放電回路１０は、Ｐ⁻型半導体基板１４上に形成され、第１ＮＭＯＳトランジスタ１１のドレインＮ^＋領域１４ａをコレクタとし、第２ＮＭＯＳトランジスタ１２のソースＮ^＋領域１４ｂをエミッタとし、このＰ⁻型半導体基板１４をベースとしたバイポーラトランジスタ１３が形成されている。

図２に示すように、第１ＮＭＯＳトランジスタ１１のゲート電極１４ｃの下部には、この第１ＮＭＯＳトランジスタ１１のドレインＮ^＋領域１４ａに隣接してＮ⁻領域１４ｄが形成されている。また、第１，第２ＮＭＯＳトランジスタ１１，１２のそれぞれソース・ドレイン領域として共有するＮ^＋領域１４ｅの両端に隣接してＮ⁻領域１４ｆ，１４ｇが形成されている。さらに、第２ＮＭＯＳトランジスタ１２のゲート電極１４ｈの下部には、この第２ＮＭＯＳトランジスタ１２のソースＮ^＋領域１４ｂに隣接してＮ⁻領域１４ｉが形成されている。

このような構造、即ち、第１，第２ＮＭＯＳトランジスタ１１，１２のソース・ドレインが半導体基板表面の拡散領域を共有する構造とすることにより、図２に示すバイポーラトランジスタが形成される。

図３は、ゲート電圧Ｖｇａｔｅとして０Ｖが印加された場合に第１の放電回路に流れる電流を示す図と、そのときの第１ＮＭＯＳトランジスタのドレインＮ⁻領域についてのエネルギー準位図である。

図３（ａ）には、第１の放電回路１０に流れる２つの電流Ｉｈ，ＩＡが示されている。また、図３（ｂ）には、Ｎ⁻領域１４ｄについて図２の矢印ｄで示す深さ方向のエネルギー準位図が示されている。ここで、図３（ｂ）に示すＰｏｌｙ（ポリシリコン層）はゲート電極１４ｃ、ＳｉＯ２はシリコン酸化膜、Ｎｄｉｆｆｕｓｉｏｎ（拡散層）はＮ⁻領域１４ｄである。

ここで、図３（ａ）に示すように、第１ＮＭＯＳトランジスタ１１のゲート電極１４ｃには、ゲート電圧Ｖｇａｔｅとして０Ｖが印加され、ドレインＮ^＋領域１４ａには、接続端子１＿１（パッド）を経由して、正の大きなパッド電圧Ｖｐａｄが印加された状態を想定する。

このような状態では、Ｎ⁻領域１４ｄにおける各バンドのエネルギー準位は、図３（ｂ）に示すようにＮ⁻領域１４ｄの表面で曲がりが大きい。この時、Ｎ⁻領域１４ｄ表面の価電子帯Ｅｖと伝導帯Ｅｃのバンドギャップが狭くなるので、トンネル効果による電子ｅ⁻が伝導帯Ｅｃに遷移することが可能である。電子ｅ⁻が伝導帯Ｅｃに遷移すると、価電子帯Ｅｖにホールｈ^＋が残されることになる。このホールｈ^＋によるホール電流Ｉｈが、図３（ａ）に示すように、Ｎ⁻領域１４ｄからＰ⁻型基板１４に流れる。基板抵抗１４ｊを電流が流れることによって、バイポーラトランジスタ１３のベース電位が上昇し、バイポーラトランジスタ１３のベース−エミッタ間が順方向にバイアスされるため、接続端子１＿１からグランドＧＮＤに向けて大電流ＩＡを流せるようになる。このように、ゲート電圧Ｖｇａｔｅとして０Ｖが印加されたときには、トンネル効果に起因して、バイポーラトランジスタ１３のベース電位が上昇しやすく、バイポーラトランジスタ１３がオンしやすい状態になる。

図４は、ゲート電圧Ｖｇａｔｅとして０Ｖよりも大きな電圧が印加された場合に第１の放電回路に流れる電流を示す図と、そのときの第１ＮＭＯＳトランジスタのドレインＮ⁻領域についてのエネルギー準位図である。

図４（ａ）には、第１の放電回路１０に流れる２つの電流Ｉｈ，ＩＢが示されている。また、図４（ｂ）には、第１ＮＭＯＳトランジスタ１１のドレインＮ⁻領域１４ｄについて図２の矢印ｄで示す深さ方向のエネルギー準位図が示されている。

ここでは、図４（ａ）に示すように、第１ＮＭＯＳトランジスタ１１のゲート電極１４ｃには、ゲート電圧Ｖｇａｔｅとして０Ｖよりも大きな電圧が印加され、ドレインＮ^＋領域１４ａには、接続端子１＿１を経由して、ゲート電圧Ｖｇａｔｅに印加されている電圧よりも大きな電圧Ｖｐａｄが印加された状態を想定する。

このような状態では、Ｎ⁻領域１４ｄにおける各バンドのエネルギー準位は、図４（ｂ）に示すように、Ｎ⁻領域１４ｄ表面で曲がりが小さい。この場合は、価電子帯Ｅｖと伝導帯Ｅｃのバンドギャップが広くなるので、トンネル効果が起きにくく、Ｎ⁻領域１４ｄでのホールｈ^＋の生成が少なくなる。従って、このホールｈ^＋によるホール電流Ｉｈは少なく、これに伴って接続端子１＿１からグランドＧＮＤに向けて流れる電流ＩＢも少なく、バイポーラトランジスタ１３がオンしにくい状態となっている。

このような状態で、バイポーラトランジスタ１３をオンさせて大きな電流ＩＢを流すためには、ゲート電圧Ｖｇａｔｅとパッド電圧Ｖｐａｄとの間で十分に大きな電位差を与える必要があり、図３の場合と比べて、ゲート電圧Ｖｇａｔｅの電位の分だけパッド電圧Ｖｐａｄの電位が持ち上がらないと、バイポーラトランジスタ１３はオンしないこととなる。

つまり、ゲート電圧Ｖｇａｔｅ＞０Ｖの時のバイポーラトランジスタ１３がオンするトリガ電圧Ｖｐａｄ＿ｏｎ＿ｐｏｓは、ゲート電圧Ｖｇａｔｅ＝０Ｖの時のトリガ電圧をＶｐａｄ＿ｏｎ＿０Ｖとすると、
Ｖｐａｄ＿ｏｎ＿０Ｖ＋Ｖｇａｔｅ
となる。このように、ゲート電圧Ｖｇａｔｅが高くなると、バイポーラトランジスタ１３がオンする電圧も高くなる。

次に、図１に示す保護回路１＿２の、ＥＯＳ印加時の動作、ＥＳＤ印加時の動作、および通常の動作について説明する。

先ず、保護回路１＿２のＥＯＳ印加時の動作について、図５，図６を参照して説明する。

図５は、図１に示す半導体集積回路にＥＯＳが印加された場合に、保護回路に流れる電流経路を示す図、図６は、その時の各ノードの電位を示す図である。

尚、ここでは、第２の放電回路２０が動作する電圧は、過電圧検出回路３０からの過電圧検出信号が供給されていないときの第１の放電回路１０の動作電圧よりも低いものとする。具体的には、第２の放電回路を構成するダイオード２２は、８．５Ｖの逆バイアス電圧でオン（ブレイクダウン）するものとする。また、第１の放電回路１０を構成するバイポーラトランジスタ１３はパッド電圧Ｖｐａｄとゲート電圧Ｖｇａｔｅの電位差（Ｖｐａｄ−Ｖｇａｔｅ）が１０Ｖ以上になると、オンするものとする。

図５に示す半導体集積回路１の接続端子１＿１に、パッド電圧Ｖｐａｄとして、図６に示すように０Ｖから１１Ｖまで１０μｓで立ち上がるＥＯＳが印加される。ＥＯＳ電圧が低いうちは、パッド電圧ＶｐａｄとＰＭＯＳトランジスタ３１のゲート電圧Ｖｉｎが同じ電位であるため、ＰＭＯＳトランジスタ３１はオフ状態にある。従って、第１ＮＭＯＳトランジスタ１１のゲート電圧Ｖｇａｔｅは０Ｖのままである。

パッド電圧Ｖｐａｄの電位がダイオード２２の逆バイアス電圧（８．５Ｖ）を越えると、ダイオード２２に電流Ｉ１が流れる。すると、ＰＭＯＳトランジスタ３１のゲートとソース間の電圧Ｖｇｓがこのトランジスタのしきい値電圧以下となり、ＰＭＯＳトランジスタ３１がオンを開始する。これにより、ＰＭＯＳトランジスタ３１→抵抗３２ａ→グランドＧＮＤの経路で電流Ｉ２が流れる。このとき、抵抗３２ａとキャパシタ３２ｂによる時定数は、ＥＯＳの立ち上がり時間に比べ小さく設定されており、この時定数に従ってゲート電圧Ｖｇａｔｅの電位が上がる（追従する）。このため、パッド電圧Ｖｐａｄの電位が１１Ｖまで上がっても、パッド電圧Ｖｐａｄとゲート電圧Ｖｇａｔｅの電位差（Ｖｐａｄ−Ｖｇａｔｅ）は、９．４Ｖまでしかならず、１０Ｖを越えることはない。このためバイポーラトランジスタ１３にトリガがかかってオンすることはなく、ＥＯＳ印加時に破壊されることは無い。

次に、保護回路１＿２のＥＳＤ印加時の動作について、図７，図８を参照して説明する。

図７は、図１に示す半導体集積回路にＥＳＤが印加された場合に、保護回路に流れる電流経路を示す図、図８は、その時の各ノードの電位を示す図である。

図７に示す半導体集積回路１の接続端子１＿１に、パッド電圧Ｖｐａｄとして、図８に示すように２ｎｓと非常に短時間で立ち上がるＥＳＤが印加される。パッド電圧Ｖｐａｄの電位の上昇が短時間に行なわれるため、ダイオード２２がオンしてＰＭＯＳトランジスタ３１に電流Ｉ２が流れても、前述の時定数は、ＥＳＤの立ち上がり時間に比べ大きく設定されているのでゲート電圧Ｖｇａｔｅの電位はすぐには上がらない（追従しない）。従って、ゲート電圧Ｖｇａｔｅの電位が上がりきらないうちにパッド電圧Ｖｐａｄとゲート電圧Ｖｇａｔｅの電位差（Ｖｐａｄ−Ｖｇａｔｅ）が、ｔ＜２ｎｓで１０Ｖに到達してバイポーラトランジスタ１３がオンすることとなる。この時、パッド電圧Ｖｐａｄの電位は、図８に示すように、１０．３Ｖとなる。一度バイポーラトランジスタ１３がオンすると正帰還がかかり低抵抗な状態に移行し、大電流を逃がす事ができるため、内部回路にダメージを与える事がない。

ここで、抵抗３２ａとキャパシタ３２ｂとによって形成される時定数回路の時定数が長すぎると、ＥＯＳ印加時に第１の放電回路１０が破壊される可能性がある。また、時定数が短すぎると、ＥＳＤ印加時に第１の放電回路１０が動作せず、内部回路にダメージを与える可能性がある。従って、時定数回路の時定数は，ＥＳＤの立ち上がり時間よりも長く、かつＥＯＳの立ち上がり時間よりも短い範囲で、適切に設定する必要がある。しかし、例えば、第２の放電回路２０がＥＳＤの立ち上がり時間よりも長い時間の経過後に動作するものであった場合には、時定数回路を設けず、第２の放電回路２０の動作開始直後に過電圧検出回路３０が過電圧検出信号を第１の放電回路１０に供給することも可能である。

次に、保護回路１＿２の通常の動作について説明する。

半導体集積回路１の接続端子１＿１には、パッド電圧Ｖｐａｄとして３．３Ｖから０Ｖまでの電圧が印加される。３．３Ｖの電圧ではダイオード２２がオン（ブレークダウン）しないので抵抗２１による電圧降下は発生せず、ＰＭＯＳトランジスタ３１に電流Ｉ２が流れない。従って、ゲート電圧Ｖｇａｔｅは０Ｖに保たれている。しかしパッド電圧Ｖｐａｄは、３．３Ｖ以下であるためバイポーラトランジスタ１３がオフしており、保護回路１＿２が半導体集積回路１の通常動作に何らの影響を与えることはない。

次に、本発明の第２実施形態の半導体集積回路について説明する。

図９は、本発明の第２実施形態の半導体集積回路の構成を示す図である。

尚、図１に示す半導体集積回路１の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。

図９に示す半導体集積回路２には、保護回路２＿２が備えられている。この保護回路２＿２は、図１に示す半導体集積回路１に備えられた保護回路１＿２と比較し、過電圧検出回路３０が過電圧検出回路４０に置き換えられている。

過電圧検出回路４０は、接続端子１＿１と第１ＮＭＯＳトランジスタ１１のゲートとの間に直列に接続された２つのＰＭＯＳトランジスタ４１ａ，４１ｂおよび時定数回路４２を有する。時定数回路４２は、通常の動作時に内部回路１＿３にグランドＧＮＤの電位よりも高い電位の電源電圧ＩＯＶＤＤを供給する高電位側電源線と、第１ＮＭＯＳトランジスタ１１のゲートとの間に接続された抵抗４２ａと、その第１ＮＭＯＳトランジスタ１１のゲートとグランドＧＮＤとの間に接続されたキャパシタ４２ｂを有する。ここで、抵抗４２ａとキャパシタ４２ｂとによる時定数は、ＥＳＤの立ち上がり時間より大きく、かつＥＯＳの立ち上がり時間より小さく設定されている。

このように構成された保護回路２＿２の、ＥＯＳ印加時の動作、ＥＳＤ印加時の動作、および通常の動作について説明する。

先ず、保護回路２＿２のＥＯＳ印加時の動作について、図１０，図１１を参照して説明する。

図１０は、図９に示す半導体集積回路にＥＯＳが印加された場合に、保護回路に流れる電流経路を示す図、図１１は、その時の各ノードの電位を示す図である。

尚、図１０に示す抵抗４２ａに印加する電源の電圧ＩＯＶＤＤとしては、バイポーラトランジスタ１３がオンしやすい最悪の条件である０Ｖ（ＧＮＤ電位）すなわち抵抗４２ａとキャパシタ４２ｂとが、第１ＮＭＯＳトランジスタのゲートとＧＮＤ電位との間に並列に接続された状態を想定している。

図１０に示す半導体集積回路２の接続端子１＿１に、パッド電圧Ｖｐａｄとして、図１１に示すように０Ｖから１１Ｖまで１０μｓの速さで立ち上がるＥＯＳが印加される。パッド電圧Ｖｐａｄの電位がダイオード２２の逆バイアス電圧（８．５Ｖ）を越えると、ダイオード２２に電流Ｉ１が流れる。すると、ＰＭＯＳトランジスタ４１ａのゲートとソース間の電圧Ｖｇｓがこのトランジスタのしきい値電圧以下となりＰＭＯＳトランジスタ４１ａがオンする。これにより、ＰＭＯＳトランジスタ４１ａ→ＰＭＯＳトランジスタ４１ｂ→抵抗４２ａ→高電位側電源線の経路で電流Ｉ２が流れる。このため、ＰＭＯＳトランジスタ４１ａとＰＭＯＳトランジスタ４１ｂとの接続点における電圧Ｖｍｉｄは２．５Ｖ、ゲート電圧Ｖｇａｔｅは１．５Ｖ、第１ＮＭＯＳトランジスタ１１と第２ＮＭＯＳトランジスタ１２との接続点における電圧Ｖｓｏｕｒｃｅは１．０Ｖとなる。従って、パッド電圧Ｖｐａｄの電位が１１Ｖまで上がっても、パッド電圧Ｖｐａｄとゲート電圧Ｖｇａｔｅの電位差（Ｖｐａｄ−Ｖｇａｔｅ）は、９．５Ｖまでしかならず、バイポーラトランジスタ１３がオンすることはない。

次に、保護回路２＿２のＥＳＤ印加時の動作について、図１２，図１３を参照して説明する。

図１２は、図９に示す半導体集積回路にＥＳＤが印加された場合に、保護回路に流れる電流経路を示す図、図１３は、その時の各ノードの電位を示す図である。

図１２に示す半導体集積回路２の接続端子１＿１に、パッド電圧Ｖｐａｄとして、図１３に示すように２ｎｓと非常に短時間で立ち上がるＥＳＤが印加される。ダイオード２２がオン（ブレークダウン）して電流Ｉ１が流れて、ＰＭＯＳトランジスタ４１ａのゲートとソース間の電圧Ｖｇｓがしきい値電圧以下となりＰＭＯＳトランジスタ４１ａがオンする。これにより、ＰＭＯＳトランジスタ４１ａ→ＰＭＯＳトランジスタ４１ｂの経路で電流Ｉ２が流れるが、キャパシタ４２ｂと抵抗４２ａによる時定数がＥＳＤの立ち上がり時間よりも大きい時定数のために、ゲート電圧Ｖｇａｔｅの電位はすぐには上がらない。

従って、ゲート電圧Ｖｇａｔｅの電位が上がりきらないｔ＜２ｎｓのうちに、パッド電圧Ｖｐａｄとゲート電圧Ｖｇａｔｅの電位差（Ｖｐａｄ−Ｖｇａｔｅ）が１０Ｖに到達してバイポーラトランジスタ１３がオンすることとなる。この時のパッド電圧Ｖｐａｄの電位は、図１３に示すように、１０．３Ｖとなっている。一度バイポーラトランジスタ１３がオンすると正帰還がかかり低抵抗状態に移行し、内部回路にダメージを与える事なく大電流を逃がす事ができる。

次に、保護回路２＿２の通常の動作について説明する。

ここで、電源電圧ＩＯＶＤＤは、３．３Ｖであり、パッド電圧Ｖｐａｄとして、‘Ｈ’レベルの信号（５Ｖ）と‘Ｌ’レベルの信号（０Ｖ）とを繰り返す信号が印加される。ここで、接続端子１＿１に、パッド電圧Ｖｐａｄとして‘Ｈ’レベルの信号（５Ｖ）が印加された場合、この５Ｖの電圧ではダイオード２２がオン（ブレークダウン）しない。このため抵抗２１による電圧降下は発生せず、ＰＭＯＳトランジスタ４１ａのゲートとソース間の電圧Ｖｇｓは０Ｖのままであり、ＰＭＯＳトランジスタ４１ａはオフ状態にある。従って、このトランジスタを介してリーク電流が流れることもない。また、各トランジスタにおいてゲート，ソース，ドレイン各々の間の電位差は３．３Ｖ以下になっておりデバイスの耐圧以下である。

また、接続端子１＿１に、パッド電圧Ｖｐａｄとして‘Ｌ’レベルの信号（０Ｖ）が印加された場合も、ダイオード２２はオフ状態にある。また、ＰＭＯＳトランジスタ４１ｂのゲートとソースが接続され、かつゲートの電圧が３．３Ｖであるため、ＰＭＯＳトランジスタ４１ｂはオフ状態にあり、このトランジスタを介してリーク電流が流れることもない。

さらに、第１実施形態で時定数回路は抵抗（３２ａ）と容量（３２ｂ）から構成しているが、（Ｍ１の）ゲートの寄生容量で時定数に必要な容量が得られれば、回路の構成要素として容量を配置する必要はない。

本発明の第２実施形態は、電源電圧（３．３Ｖ）より大きい電圧（５〜６Ｖ）の信号を、デバイスにダメージを与えることなく受けたい場合に有効である。第１実施形態では、電源電圧と同じ３．３Ｖの信号しか受けられない。

ところで、本発明の第２実施形態では、通常動作時、第１ＮＭＯＳトランジスタのゲート電圧ＶｇａｔｅはＩＯＶＤＤのレベルにあるため、第２ＮＭＯＳトランジスタのゲートはリーク電流が発生しないレベル、例えばＧＮＤレベルとする必要がある。それに対し、第１実施形態の場合は、通常動作時の第１ＮＭＯＳトランジスタのゲートはＧＮＤレベルにあるため、第２ＮＭＯＳトランジスタのゲート電圧は任意の固定電位に設定出来る。

ここで、第１および第２の実施形態では、第２ＮＭＯＳトランジスタ１２のゲートはソース（ＧＮＤ）に接続されているが、第２ＮＭＯＳトランジスタ１２のゲートをソース（ＧＮＤ）ではなく内部回路１＿３に接続し、第１ＮＭＯＳトランジスタ１１のゲートに過電圧検出信号だけでなく、内部回路１＿３からの出力を接続する形態でも良い。

その場合、内部回路１＿３に通常の動作を行う電源が供給されていないときには、内部回路１＿３に接続した第２ＮＭＯＳトランジスタ１２のゲートのノードがＧＮＤレベルに固定されている。この状態でＥＳＤ／ＥＯＳが印加される際には、ゲートをソース（ＧＮＤ）に接続した場合と同様の効果が得られる。つまり、また第１ＮＭＯＳトランジスタ１１のゲートのノードが内部回路１＿３から制御されるノードに接続していても、ＥＳＤ／ＥＯＳ時には内部回路１＿３が過電圧検出信号のノードを制御することはないので、過電圧検出回路側での制御が可能となる。

さらに、第１および第２の実施形態では第１の放電回路をカスコード構造のＮＭＯＳトランジスタ１１，１２で構成したが、他の構成によって実現しても良い。たとえばカスコード構造のＮＭＯＳのトリガ回路とサイリスタ型放電回路により構成し、カスコード構造のＮＭＯＳがサイリスタ型放電回路が電流を流すためのトリガ電流を生成するようにした回路によっても実現は可能である。

さらに、第１および第２の実施形態では、第２の放電回路２０ではダイオード２２を放電素子として使用したが、放電素子はダイオードではなくＮＭＯＳトランジスタを使用し、ドレインを内部回路入出力端子に、ゲートとソースを電源線に接続した回路を使用しても良い。

またダイオード２２のカソードと内部回路入出力端子の間に必要に応じて電流検出用の抵抗が挿入されても良い。

１，２ 半導体集積回路
１＿１ 接続端子
１＿２，２＿２ 保護回路
１＿３ 内部回路
１０ 第１の放電回路
１１ 第１ＮＭＯＳトランジスタ
１２ 第２ＮＭＯＳトランジスタ
１３ バイポーラトランジスタ
１４ Ｐ⁻型半導体基板
１４ａ，１４ｂ，１４ｅ Ｎ^＋領域
１４ｃ，１４ｈ ゲート電極
１４ｄ，１４ｆ，１４ｇ，１４ｉ Ｎ⁻領域
２０ 第２の放電回路
２１，３２ａ，４２ａ 抵抗
２２ ダイオード
３０，４０ 過電圧検出回路
３１，４１ａ，４１ｂ ＰＭＯＳトランジスタ
３２，４２ 時定数回路
３２ｂ，４２ｂ キャパシタ

Claims (10)

1. 接続端子を介して信号の入力または出力を行う入出力回路を含む内部回路と、接続端子に該内部回路の信号の電圧よりも高い過電圧が印加されたときに電源線に放電する保護回路とを有する半導体集積回路であって、前記保護回路が、第１の放電回路と、前記接続端子に接続された第２の放電回路と、過電圧により前記第２の放電回路に流れる電流を検知して過電圧検出信号を前記第１の放電回路に供給し、前記第１の放電回路の動作を禁止する信号を生成する過電圧検出回路とを備えたことを特徴とする半導体集積回路。
2. 前記第２の放電回路は、一端が前記接続端子に接続し他端が内部回路用入力端子に接続した第１の抵抗と、該内部回路用入出力端子に接続されて過電圧を前記電源線に放電する放電素子を備えたことを特徴とする請求項１記載の半導体集回路。
3. 前記放電素子は、前記内部回路用入出力端子にカソードに接続されアノードが前記電源線に接続されたダイオードを備えたことを特徴とする請求項２記載の半導体集積回路。
4. 前記過電圧検出回路は、前記過電圧検出信号をつくる検出素子と前記過電圧検出信号の立ち上がり時間を制御する第２の抵抗と容量素子から構成された時定数回路を備えたことを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
5. 前記容量素子は前記第２の抵抗と並列に接続された寄生容量から構成されたことを特徴とする請求項４記載の半導体集積回路。
6. 前記過電圧検出回路は、前記過電圧検出信号の立ち上がり時間より長い期間にわたって連続的に入力される第１の過電圧を検出して、前記第１の放電回路の動作を禁止することにより該第１の放電回路の破壊を防止することを特徴とする請求項４または５に記載の半導体集積回路。
7. 前記第１の放電回路は、前記過電圧検出信号の立ち上がり時間より速く立ち上がる第２の過電圧が入力された場合に動作して、該第２の過電圧を放電することを特徴とする請求項４から６いずれかに記載の半導体集積回路。
8. 前記第１の放電回路は、前記接続端子にドレインが接続されゲートに前記過電圧検出信号が接続された第１ＮＭＯＳトランジスタ、および、前記電源線にソースが接続されゲートが所定電圧に固定されるとともに該第１ＮＭＯＳトランジスタのソースにドレインが接続された第２ＮＭＯＳトランジスタを備えたことを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
9. 前記第１の放電回路は、前記第１ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのドレインとが半導体基板表面の拡散領域を共有することにより、前記第１ＮＭＯＳトランジスタのドレインをコレクタとし、前記第２ＮＭＯＳトランジスタのソースをエミッタとし、基板をベースとしたバイポーラトランジスタを有することを特徴とする請求項１から８のいずれかに記載の半導体集積回路。
10. 前記検出素子は、ソースが前記接続端子に、ゲートが前記内部回路用入出力端子に接続され、ドレインから前記過電圧検出信号を供給する第１ＰＭＯＳトランジスタを有することを特徴とする請求項２から９のいずれかに記載の半導体集積回路。

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