KR100790448B1 - 정전기 방전 보호 장치 - Google Patents

정전기 방전 보호 장치 Download PDF

Info

Publication number
KR100790448B1
KR100790448B1 KR1020060061589A KR20060061589A KR100790448B1 KR 100790448 B1 KR100790448 B1 KR 100790448B1 KR 1020060061589 A KR1020060061589 A KR 1020060061589A KR 20060061589 A KR20060061589 A KR 20060061589A KR 100790448 B1 KR100790448 B1 KR 100790448B1
Authority
KR
South Korea
Prior art keywords
input
unit
output pad
pad
protection device
Prior art date
Application number
KR1020060061589A
Other languages
English (en)
Inventor
문정언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060061589A priority Critical patent/KR100790448B1/ko
Application granted granted Critical
Publication of KR100790448B1 publication Critical patent/KR100790448B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 장치에 관하여 개시한다. 개시된 본 발명의 입출력 패드로 유입된 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 장치는, 입출력 패드와 접지전압 라인 사이에 연결되어 입출력 패드로 유입되는 정전기 초기 교류 전류에 대응하여 전압을 검출하여 검출 신호를 생성하는 검출부;입출력 패드와 드레인이 연결된 NMOS 트랜지스터를 포함하고 NMOS 트랜지스터의 게이트로 인가되는 검출 신호에 의해 동작되어 정전기 전류에 상응하는 구동 신호를 생성하는 구동부; 구동 신호에 의해 동작되어 입출력 패드와 접지전압 패드를 도통시켜 방전 패스를 형성하는 방전부; 및 구동부와 방전부 사이에 연결되어 구동부의 구동 신호를 조절하여 방전부의 동작 전압을 제어하며 구동부의 접합 캐패시턴스를 조절하는 제어부;를 포함하는 것을 특징으로 한다.

Description

정전기 방전 보호 장치{Electrostatic discharge protection device}
도 1은 종래의 정전기 방전 보호 장치의 회로도.
도 2는 본 발명의 실시예에 따른 정전기 방전 보호 장치의 회로도.
도 3은 종래와 본 발명의 정전기 방전 보호 장치의 동작 전압을 비교한 시뮬레이션 결과를 나타내는 도면.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 장치에 관한 것이다.
일반적으로, 정전기 방전(electrostatic discharge : ESD)은 상호 절연되어 있던 물체가 접촉할 때 양 물체 간의 매우 큰 전압 차에 따른 전류가 순간적으로 흐르는 현상을 일컫는다.
이러한 ESD 전류로 인한 고전압이 반도체 장치로 유입될 경우 내부 회로가 파괴될 수 있으므로, 대부분의 반도체 장치는 이러한 손상으로부터 내부 회로를 보호하기 위해 패드와 내부 회로 사이에 ESD 보호 장치를 구비한다.
반도체 기술이 고속, 고집적화됨에 따라 저 핀 캐패시턴스(pin capacitance) 의 요구와 함께 반도체 소자의 게이트 산화막 두께가 점차 얇아지고 있다.
핀 캐패시턴스는 반도체 소자의 접합 캐패시턴스가 전체의 50% 이상을 차지하며, 그중에서도 입출력 패드에 붙어 있는 정전기 방전 보호 소자의 기생 접합 캐패시턴스가 상당 부분을 차지하고 있다.
핀 캐패시턴스는 신호의 입출력 속도 및 신호의 보전성에 악역향을 미치므로 고속 제품에서는 핀 캐패시턴스의 감소가 필수이며, 이에 따라, 정전기 방전 보호 소자의 기생 접합 캐패시턴스를 감소시키려는 노력이 지속되고 있다.
그 일환으로 정전기 방전 효율이 우수하며 접합 영역의 기생 캐패시턴스를 감소시킬 수 있는 정전기 방전 보호 소자로 실리콘 제어 정류기(silicon controlled recifier : SCR)가 사용되고 있다.
SCR의 접합 영역은 N웰과 P웰로 되어 있어 기생 접합 캐패시턴스가 작으며 두 기생 바이폴라 트랜지스터의 동작으로 작은 면적에서도 큰 정전기 전류를 방전시킬 수 있다.
그러나, 고속, 고집적 제품에서 반도체 소자의 게이트 산화막 두께가 점차 얇아지고 게이트 산화막의 파괴 전압도 함께 낮아지고 있기 때문에 동작 전압이 높은 SCR을 정전기 방전 보호 소자로 사용하는 경우, 정전기 발생시 정전기 방전 보호 소자가 동작되기 전에 내부 회로 소자의 게이트 산화막이 손상될 수 있다.
따라서, SCR의 동작 전압을 낮춘 LVTSCR(low voltage triggered SCR)과 LVTSCR의 동작 전압을 더 낮춘 GGSCR(gate grounded SCR)을 정전기 방전 보호 소자로 사용한다.
도 1은 GGSCR을 사용한 정전기 방전 보호 장치를 나타내는 회로도이다.
도 1을 참조하면, GGSCR을 사용한 정전기 방전 보호 장치는, 입출력 패드(102)와 접지전압 패드(104) 사이에 두 개의 기생 바이폴라 트랜지스터(T1, T2)가 래치되어 연결된 SCR(110)과, SCR(110)의 동작 전압을 낮추기 위해 기생 바이폴라 트랜지스터(T1)의 베이스 즉, P웰로 정전기 전류를 인가하는 GGNMOS 트랜지스터(120)을 포함하여 구성된다. 이로써, SCR의 우수한 정전기 방전 보호 효과를 유지하면서 동작 전압을 NMOS 트랜지스터의 브레이크다운(breakdown) 전압까지 낮추었다.
그러나, 도 1의 정전기 방전 보호 장치는, 정전기 전압이 GGNMOS 트랜지스터의 브레이크다운 전압에 도달하기 전에는 SCR이 동작되지 않으므로, 정전기 펄스의 초기 구간에서 정전기로부터 내부 회로를 효율적으로 보호할 수 없는 문제점이 있다.
따라서, 본 발명의 목적은 SCR의 동작 전압을 낮추며 정전기 펄스의 초기 구간에 빠르게 동작을 수행함으로써 내부 회로를 안전하게 보호하는 정전기 방전 보호 장치를 제공하는 데 있다.
본 발명의 다른 목적은 SCR의 동작 전압과 핀 캐패시턴스를 조절할 수 있는 정전기 방전 보호 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 입출력 패드로 유입된 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 장치는, 상기 입출력 패드와 접지전압 라인 사이에 연결되어 상기 입출력 패드로 유입되는 정전기 초기 교류 전류에 대응하여 전압을 검출하여 검출 신호를 생성하는 검출부; 상기 입출력 패드와 드레인이 연결된 NMOS 트랜지스터를 포함하고 상기 NMOS 트랜지스터의 게이트로 인가되는 상기 검출 신호에 의해 동작되어 상기 정전기 전류에 상응하는 구동 신호를 생성하는 구동부; 상기 구동 신호에 의해 동작되어 상기 입출력 패드와 상기 접지전압 패드를 도통시켜 방전 패스를 형성하는 방전부; 및 상기 구동부와 상기 방전부 사이에 연결되어 구동부의 상기 구동 신호를 조절하여 상기 방전부의 동작 전압을 제어하며 상기 구동부의 접합 캐패시턴스를 조절하는 제어부;를 포함하는 것을 특징으로 한다.
상기 검출부는, 상기 입출력 패드와 상기 접지전압 패드 사이에 직렬로 연결된 저항과 캐패시턴스를 포함하고, 이와 병렬되게 상기 입출력 패드와 소스가 연결된 PMOS 트랜지스터와 상기 접지전압 패드에 소스가 연결된 NMOS 트랜지스터를 포함하는 CMOS 인버터를 포함하는 것을 특징으로 한다.
그리고, 상기 검출부는 상기 정전기 초기의 교류 전류에 대응하여 상기 저항과 상기 캐패시턴스의 공통 연결 노드의 전압을 검출하여, 상기 CMOS 인버터의 입력단으로 인가하여 상기 검출 신호를 생성하는 것이 바람직하다.
상기 방전부는 상기 입출력 패드와 상기 접지전압 패드 사이에 N웰 저항과 NPN 바이폴라 트랜지스터가 직렬로 연결되고, 이와 병렬되게 PNP 바이폴라 트랜지스터와 기판 저항이 연결되며, 상기 NPN 바이폴라 트랜지스터의 콜렉터가 상기 PNP 바이폴라 트랜지스터의 베이스와 연결되고, 상기 PNP 바이포라 트랜지스터의 콜렉터가 상기 NPN 바이폴라 트랜지스터의 베이스와 연결되어 상호 래치를 이루며, 상기 NPN 바이폴라 트랜지스터의 베이스로 상기 구동 신호를 인가 받아 동작되는 것을 특징으로 한다.
상기 제어부는 상기 구동부와 일단이 연결되고 상기 방전부와 타단이 연결된 저항임으로 구성됨이 바람직하다.
상기 정전기 방전 보호 장치는 외부전원전압 라인과 상기 접지전압라인 사이에 연결되는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.
그리고, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명의 실시예에 따른 정전기 방전 보호 장치의 회로도이다.
도 2를 참조하면, 본 발명에 따른 정전기 방전 보호 장치는, 입출력 패드(202)와 접지전압 패드(204) 사이에 병렬로 연결된 검출부(210), 구동부(220), 방전부(230), 및 제어부(240) 을 포함하여 구성된다.
검출부(210)는 입출력 패드(202)와 접지전압 패드(204) 사이에 직렬로 연결된 저항 R1과 캐패시턴스 C1을 포함하고, 이와 병렬되게 입출력 패드(202)와 소스가 연결된 PMOS 트랜지스터 P1과 접지전압 패드(204)에 소스가 연결된 NMOS 트랜지스터 N1를 포함하는 CMOS 인버터(212)를 포함하고, 입출력 패드(202)로 유입되는 정전기 초기의 교류 전류에 대응하여 저항 R1과 캐패시턴스 C1의 공통 연결 노드 A 의 전압을 검출하여, CMOS 인버터(212)의 입력단으로 인가하여 검출 신호를 생성한다.
구동부(220)는 입출력 패드(202)와 드레인이 연결되고 CMOS 인버터(212)의 출력단과 게이트가 연결된 NMOS 트랜지스터 N2를 포함하고, CMOS 인버터(212)로부터 검출 신호를 인가받아 동작되며 입출력 패드(202)로 유입된 정전기에 상응하여 구동 신호를 생성한다.
방전부(230)는 입출력 패드(202)와 접지전압 패드(204) 사이에 직렬로 연결된 N웰 저항 Rnwell과 NPN 바이폴라 트랜지스터(T1), 및 이와 병렬되게 연결된 PNP 바이폴라 트랜지스터(T2)와 P형 기판 저항 Rpwell을 포함하는 SCR 소자이다.
이들 두 개의 기생 바이폴라 트랜지스터(T1, T2)는 NPN 바이폴라 트랜지스터(T1)의 콜렉터가 PNP 바이폴라 트랜지스터(T2)의 베이스와 연결되고, PNP 바이폴라 트랜지스터(T2)의 콜렉터가 NPN 바이폴라 트랜지스터(T1)의 베이스와 연결되어 상호 래치를 이루며, NPN 바이폴라 트랜지스터(T1)의 베이스 즉, P형 기판로 구동 신호를 직접 인가받아 NPN 바이폴라 트랜지스터(T1)를 낮은 동작 전압에서 동작시켜 빠르게 방전 패스를 형성한다.
제어부(240)는 구동부(220)의 NMOS 트랜지스터 N2의 드레인과 일단이 연결되고 타단이 SCR(230)에 연결된 저항 R2을 포함하고, NMOS 트랜지스터 N2를 통해 방전부(230)의 P형 기판로 인가되는 전류양과 NMOS 트랜지스터 N2의 액티브 면적을 제어함으로써 접합 캐패시턴스를 조절한다.
도 2를 참조하여, 본 발명에 따른 정전기 방전 보호 장치의 동작을 살펴보 면, 입출력 패드(202)로부터 정전기 전류가 발생하면, 검출부(210)는 정전기 초기의 교류 전류가 캐패시턴스(C1)를 통해 흐르면서 저항(R1)에서 발생하는 전압 강하를 검출하여 CMOS 인버터(212)의 입력단으로 인가하여 PMOS 트랜지스터 P1를 동작시켜 검출 신호를 생성한다.
구동부(220)는 검출 신호에 의해 NMOS 트랜지스터 N2의 게이트 전압이 문턱전압 이상 상승되면 NMOS 트랜지스터 N2의 채널을 형성하고 채널을 통해 입출력 패드(202)로 유입된 정전기 전류에 상응하여 구동 신호를 생성한다.
방전부(230)는 NPN 바이폴라 트랜지스터(T1)의 베이스인 P형 기판으로 구동 신호, 즉, 정전기 전류를 인가받아 P형 기판 저항 Rpwell에서 발생하는 전압 강하로 인해 NPN 바이폴라 트랜지스터(T1)를 빠르게 동작시킨다. 그리고, NPN 바이폴라 트랜지스터(T1)를 통해 흐르는 정전기 전류는 N웰 저항 Rnwell에 의한 전압 강하를 발생시켜 PNP 바이폴라 트랜지스터(T2)를 동작시킴으로써 방전부(230)가 PNPN 동작을 수행함으로써 입출력 패드(202)로 유입된 정전기를 접지전압 패드(204)로 방전시킨다.
제어부(240)는 저항 R2에 의해 구동부(220)의 NMOS 트랜지스터 N2를 통해 방전부(230)의 P형 기판으로 주입되는 구동 신호 즉, 정전기 전류 양을 조절함으로써 방전부(230)의 동작 전압을 제어한다.
예를들어, 저항 R2를 작게 하면 구동부(220)의 NMOS 트랜지스터 N2를 통해 방전부(230)의 P형 기판으로 주입되는 정전기 전류 양이 커지므로 방전부(230)의 동작 전압을 더욱 낮게 할 수 있다. 그러나, 구동부(220)의 NMOS 트랜지스터 N2를 보호하기 위해 액티브 면적을 크게 해야 하므로 핀 캐패시턴스가 증가하게 된다.
따라서, 저항 R2를 통해, 방전부(230)의 동작 전압과 NMOS 트랜지스터 N2의 액티브 면적을 제어하여 핀 캐패시턴스를 조절함으로써 고속, 고집적화의 제품에 적합한 정전기 방전 보호 장치를 제공하는 효과가 있다.
도 3은 종래와 본 발명에 따른 정전기 방전 보호 장치의 동작 전압 차이를 TLP L시뮬레이션을 통해 비교한 결과이다.
도 3에 나타난 바와 같이, 종래 기술에 따른 정전기 방전 보호 장치(A)는 8.0V 이상의 동작 전압을 갖는 반면, 본 발명에 따른 정전기 방전 보호 장치(B)는 0.6V 이하의 동작 전압을 갖으므로 낮은 정전기 전류에 빠르게 방전 동작을 수행함으로써 내부 회로를 보다 안전하게 보호하는 효과가 있다.
따라서, 본 발명에 의하면, 방전부의 동작 전압을 낮추며 정전기 펄스의 초기 구간에 빠르게 동작을 수행하는 정전기 방전 보호 장치를 제공함으로써 정전기 전류로부터 고속, 고집적 제품의 내부 회로를 안전하게 보호하는 효과가 있다.
또한, 본 발명에 의하면, 방전부의 동작 전압과 핀 캐패시턴스를 조절할 수 있는 정전기 방전 보호 장치를 제공함으로써 저핀 캐패시턴스와 게이트 산화막 두께가 작아 정전기 발생에 의한 불량 위험이 증가하는 고속, 고집적 제품의 내부 회로를 안전하게 보호하는 효과가 있다.

Claims (6)

  1. 입출력 패드로 유입된 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 장치에 있어서,
    상기 입출력 패드와 접지전압 라인 사이에 연결되어 상기 입출력 패드로 유입되는 정전기 초기 교류 전류에 대응하여 전압을 검출하여 검출 신호를 생성하는 검출부;
    상기 입출력 패드와 드레인이 연결된 NMOS 트랜지스터를 포함하고 상기 NMOS 트랜지스터의 게이트로 인가되는 상기 검출 신호에 의해 동작되어 상기 정전기 전류에 상응하는 구동 신호를 생성하는 구동부;
    상기 구동 신호에 의해 동작되어 상기 입출력 패드와 접지전압 패드를 도통시켜 방전 패스를 형성하는 방전부; 및
    상기 구동부와 상기 방전부 사이에 연결되어 구동부의 상기 구동 신호를 조절하여 상기 방전부의 동작 전압을 제어하며 상기 구동부의 접합 캐패시턴스를 조절하는 제어부;
    를 포함하는 것을 특징으로 하는 정전기 방전 보호 장치.
  2. 제 1 항에 있어서,
    상기 검출부는, 상기 입출력 패드와 상기 접지전압 패드 사이에 직렬로 연결된 저항과 캐패시턴스를 포함하고, 이와 병렬되게 상기 입출력 패드와 소스가 연결 된 PMOS 트랜지스터와 상기 접지전압 패드에 소스가 연결된 NMOS 트랜지스터를 포함하는 CMOS 인버터를 포함하는 것을 특징으로 하는 정전기 방전 보호 장치.
  3. 제 2 항에 있어서,
    상기 검출부는 상기 정전기 초기의 교류 전류에 대응하여 상기 저항과 상기 캐패시턴스의 공통 연결 노드의 전압을 검출하여, 상기 CMOS 인버터의 입력단으로 인가하여 상기 검출 신호를 생성하는 것을 특징으로 하는 정전기 방전 보호 장치.
  4. 제 1 항에 있어서,
    상기 방전부는 상기 입출력 패드와 상기 접지전압 패드 사이에 N웰 저항과 NPN 바이폴라 트랜지스터가 직렬로 연결되고, 이와 병렬되게 PNP 바이폴라 트랜지스터와 기판 저항이 연결되며, 상기 NPN 바이폴라 트랜지스터의 콜렉터가 상기 PNP 바이폴라 트랜지스터의 베이스와 연결되고, 상기 PNP 바이포라 트랜지스터의 콜렉터가 상기 NPN 바이폴라 트랜지스터의 베이스와 연결되어 상호 래치를 이루며, 상기 NPN 바이폴라 트랜지스터의 베이스로 상기 구동 신호를 인가 받아 동작되는 것을 특징으로 하는 정전기 방전 보호 장치.
  5. 제 1 항에 있어서,
    상기 제어부는 상기 구동부와 일단이 연결되고 상기 방전부와 타단이 연결된 저항임을 특징으로 하는 정전기 방전 보호 장치.
  6. 제 1 항에 있어서,
    상기 정전기 방전 보호 장치는 외부전원전압 라인과 상기 접지전압라인 사이에 연결되는 것을 특징으로 하는 정전기 방전 보호 장치.
KR1020060061589A 2006-06-30 2006-06-30 정전기 방전 보호 장치 KR100790448B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061589A KR100790448B1 (ko) 2006-06-30 2006-06-30 정전기 방전 보호 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061589A KR100790448B1 (ko) 2006-06-30 2006-06-30 정전기 방전 보호 장치

Publications (1)

Publication Number Publication Date
KR100790448B1 true KR100790448B1 (ko) 2008-01-02

Family

ID=39216269

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061589A KR100790448B1 (ko) 2006-06-30 2006-06-30 정전기 방전 보호 장치

Country Status (1)

Country Link
KR (1) KR100790448B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113921516A (zh) * 2021-09-17 2022-01-11 杭州傲芯科技有限公司 一种静电放电保护模块及应用其的装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060020849A (ko) * 2004-09-01 2006-03-07 주식회사 하이닉스반도체 반도체 장치의 정전기 보호회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060020849A (ko) * 2004-09-01 2006-03-07 주식회사 하이닉스반도체 반도체 장치의 정전기 보호회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113921516A (zh) * 2021-09-17 2022-01-11 杭州傲芯科技有限公司 一种静电放电保护模块及应用其的装置

Similar Documents

Publication Publication Date Title
JP4651044B2 (ja) 集積半導体回路を保護するための回路装置および方法
KR100849069B1 (ko) 정전기 방전 보호 장치
US8520351B2 (en) Electrostatic discharge protective circuit having rise time detector and discharge sustaining circuitry
CN103001206B (zh) 在混合电压芯片中使用低电压晶体管来钳住高电压电源的esd电源钳位
US7394631B2 (en) Electrostatic protection circuit
TWI611552B (zh) 箝制電路、具有該箝制電路的半導體裝置以及該半導體裝置的箝制方法
US7283342B1 (en) High-voltage tolerant power rail electrostatic discharge clamp circuit
US8072721B2 (en) ESD protection using a capacitivly-coupled clamp for protecting low-voltage core transistors from high-voltage outputs
US20030076636A1 (en) On-chip ESD protection circuit with a substrate-triggered SCR device
US7795637B2 (en) ESD protection circuit
US20050231866A1 (en) Method and apparatus for protecting a gate oxide using source/bulk pumping
US20090195951A1 (en) Method and Apparatus for Improved Electrostatic Discharge Protection
KR101039856B1 (ko) 정전기 방전 회로
US8355228B2 (en) Semiconductor integrated circuit having protection circuit capable of protecting against ESD and EOS
US7787224B2 (en) Protection circuit for an integrated circuit device
US10063048B2 (en) Dynamic trigger voltage control for an ESD protection device
US20130286516A1 (en) Gate dielectric protection
KR100895431B1 (ko) 정전기 방전 보호 장치
US20170085078A1 (en) Hot plug immunity for circuit protecting against electrostatic discharge events
KR100790448B1 (ko) 정전기 방전 보호 장치
EP3751608A1 (en) Snapback clamps for esd protection with voltage limited, centralized triggering scheme
CN101394081A (zh) 低电容的静电放电保护设计
Miller et al. RC triggered active ESD clamps; how should they behave under powered conditions?
KR20110130811A (ko) 정전기 방전 회로
JP2005260039A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee