JP6503395B2 - 静電放電回路 - Google Patents

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Description

本発明は、回路に関し、より具体的には、静電放電（ＥＳＤ）回路に関する。
集積回路（ＩＣ）の動作速度及び集積レベルを増大させるためには、ＣＭＯＳ ＩＣ中の半導体デバイスのサイズは徐々に小さくなり、かつ、半導体デバイスのゲート酸化膜はますます薄くなる。その結果、ゲート酸化膜の破壊電圧が減少し、かつ、半導体デバイスのｐｎ接合での破壊電圧もまた減少する。
知られているように、ＥＳＤザッピング効果は、集積回路を損傷させる恐れがある。ＥＳＤザッピング効果を回避するため、集積回路には通常、ＥＳＤ回路が備えられている。ＥＳＤ回路はＥＳＤ電流路を供する。ＥＳＤ電流はＥＳＤ電流路を流れるため、集積回路の内部回路はＥＳＤ電流によって損傷しない。たとえば特許文献１は、低電圧トランジスタを備える高電圧ＥＳＤ保護回路を開示している。
米国特許第７０２７２７６号明細書
本発明は、回路に関し、より具体的には、静電放電（ＥＳＤ）回路に関する。
本発明の実施形態はＥＳＤ回路を供する。当該ＥＳＤ回路は、パッドに接続され、かつ、ｐ型トランジスタ、ｎ型トランジスタ、及び制御回路を有する。前記ｐ型トランジスタの第１ソース／ドレイン端子は前記パッドに接続される。前記ｎ型トランジスタの第１ソース／ドレイン端子は前記ｐ型トランジスタの第２ソース／ドレイン端子に接続される。前記ｎ型トランジスタの第２ソース／ドレイン端子は第１ノードに接続される。前記制御回路は、前記パッド、前記第１ノード、前記ｐ型トランジスタのゲート端子、及び前記ｎ型トランジスタのゲート端子に接続される。前記パッドがESDザッピングを受け取るとき、前記制御回路は、前記ｐ型トランジスタへ第１電圧降下を供し、かつ、前記ｎ型トランジスタへ第２電圧降下を供する。その結果、前記ｐ型トランジスタと前記ｎ型トランジスタはターンオンされる。
本発明の他の実施形態はＥＳＤ回路を供する。当該ＥＳＤ回路は、パッドに接続され、かつ、複数のｐ型トランジスタ及び制御回路を有する。前記複数のｐ型トランジスタは、前記パッドと第１ノードとの間でカスケード状に接続される。前記制御回路は、前記パッド、前記第１ノード、及び前記複数のｐ型トランジスタのゲート端子に接続される。前記パッドがESDザッピングを受け取るとき、前記制御回路は、複数の電圧降下を対応するｐ型トランジスタに供する。その結果前記複数のｐ型トランジスタはターンオンされる。
本発明の多数の目的、特徴、及び利点は、添付図面を参照しながら以降の本発明の実施形態の詳細を読むことで容易に明らかになる。しかし本願で用いられている図面は、説明目的であり、限定と解されてはならない。
本発明の第１実施形態によるＥＳＤ回路を表す概略的回路図である。 本発明の第１実施形態によるＥＳＤ回路の電圧と電流との関係を表すプロットである。 ＨＢＭ試験が行われているときの本発明の第１実施形態によるＥＳＤ回路の電圧と電流との関係を表すプロットである。 本発明の第２実施形態によるＥＳＤ回路を表す概略的回路図である。 負のザッピングが受け取られるときの第２実施形態によるＥＳＤ回路を表す概略的回路図である。 正のザッピングが受け取られるときの第２実施形態によるＥＳＤ回路を表す概略的回路図である。 本発明の第２実施形態によるＥＳＤ回路の電圧と電流との関係を表すプロットである。 ＨＢＭ試験が行われているときの本発明の第２実施形態によるＥＳＤ回路の電圧と電流との関係を表すプロットである。 本発明の第３実施形態によるＥＳＤ回路を表す概略的回路図である。 本発明の第４実施形態によるＥＳＤ回路を表す概略的回路図である。
本発明の上記目的及び利点は、以降の本発明の実施形態の詳細な説明及び添付図面を検討した当業者には容易に明らかになる。
不揮発性メモリを例にとる。不意揮発性メモリのプログラムサイクル中では、不揮発性メモリのセルをプログラミングするように、プログラム電圧が不揮発性メモリへ供される。同様に、不揮発性メモリの消去サイクル中では、不揮発性メモリのセルを消去するように、消去電圧が不揮発性メモリに供される。
一般的には、プログラム電圧又は消極電圧は、半導体デバイスの耐電圧に非羽状に近いが、半導体デバイスを破壊するのに十分なほど大きくはない。たとえば不揮発性メモリの半導体デバイスはＭＯＳトランジスタである。ＭＯＳトランジスタの動作電圧は１．８Ｖで、ＭＯＳトランジスタのプログラム電圧は６Ｖである。ＭＯＳトランジスタは６Ｖの電圧ストレスに耐えることができる。電圧ストレスが７Ｖ以上である場合、ＭＯＳトランジスタは破壊する可能性がある。
上記の課題を解決するためには、不揮発性メモリ中にＥＳＤ回路を設置することが必要である。ＥＳＤ回路のターンオン閾値電圧は、６Ｖよりもわずかに高くて６Ｖに近い。ＥＳＤザッピング効果が不揮発性メモリ内で起こるとき、ＥＳＤ電流はＥＳＤ回路を介して放散されてよい。その結果、不揮発性メモリの内部回路は保護され得る。
図１は、本発明の第１実施形態によるＥＳＤ回路を表す概略的回路図である。ＥＳＤ回路１００と内部回路１４０は、第１供給電圧Ｖｐｐであるパッド１５０と第２供給電圧ＧＮＤとの間で接続される。第１供給電圧Ｖｐｐは、パッド１５０からＥＳＤ回路１００と内部回路１４０へ伝送される。第２供給電圧ＧＮＤは、ノードｇを介してＥＳＤ回路１００と内部回路１４０へ伝送される。
ＥＳＤ回路１００は、第１ＥＳＤ電流路１０２と第２ＥＳＤ電流路１０４を有する。第１ＥＳＤ電流路１０２はｎ個のダイオードＤｆ１〜Ｄｆｎを有する。ｎ個のダイオードＤｆ１〜Ｄｆｎは、第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの間で直列に接続される。第２ＥＳＤ電流路１０２はｍ個のダイオードＤｒ１〜Ｄｒｍを有する。ｍ個のダイオードＤｒ１〜Ｄｒｍは、第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの間で直列に接続される。ある実施形態では、第２供給電圧ＧＮＤは０Ｖである。
第１ＥＳＤ電流路１０２のターンオン閾値電圧はｎ×Ｖｏｎで表されてよい。ここでＶｏｎはダイオードのカットイン電圧である。たとえばカットイン電圧は０．７Ｖである。第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの電圧差（Ｖｐｐ−０Ｖ）がｎ×Ｖｏｎよりも大きい場合、第１ＥＳＤ電流路１０２はターンオンされる。
上述したように、第１ＥＳＤ電流路１０２のターンオン閾値電圧（ｎ×Ｖｏｎ）は、第１供給電圧Ｖｐｐの公称電圧（たとえば６Ｖ）よりも高く設定されなければならない。第１ＥＳＤ電流路１０２のターンオン閾値電圧（ｎ×Ｖｏｎ）が第１供給電圧Ｖｐｐの公称電圧よりも低く設定される場合、第１ＥＳＤ電流路１０２は誤って通電してしまう。同様に、第１ＥＳＤ電流路１０２のターンオン閾値電圧（ｎ×Ｖｏｎ）は、ｍ×Ｖｂｊで表すことができる第２ＥＳＤ電流路１０４の破壊電圧よりも低く設定されなければならない。ここでＶｂｊはダイオードの接合破壊電圧である。第１ＥＳＤ電流路１０２のターンオン閾値電圧（ｎ×Ｖｏｎ）が第２ＥＳＤ電流路１０４の破壊電圧（ｍ×Ｖｂｊ）よりも高く設定される場合、第２ＥＳＤ電流路１０４は誤って通電してしまう。たとえば正の静電電圧がパッド１５０によって受け取られるとき、第１ＥＳＤ電流路１０２は、第２ＥＳＤ電流路１０４のダイオードの破壊を防止するように直ちにターンオンされる。
同様に第２ＥＳＤ電流路１０４のターンオン閾値電圧はｍ×Ｖｏｎで表されてよい。第２供給電圧ＧＮＤと第１供給電圧Ｖｐｐとの電圧差（０Ｖ−Ｖｐｐ）がｍ×Ｖｏｎよりも大きい場合、第２ＥＳＤ電流路１０４はターンオンされる。
たとえばダイオードのカットイン電圧Ｖｏｎが０．７Ｖである場合、ダイオードの破壊電圧Ｖｂｊは４Ｖで、かつ、内部回路１４０の動作電圧は０Ｖ〜６Ｖの範囲内である。つまり第１ＥＳＤ電流路１０２は少なくとも９の直接接続するダイオードを有する必要があり（９×０．７Ｖ＝６．３Ｖ）、かつ、第２ＥＳＤ電流路１０４は少なくとも９の直接接続するダイオードを有する必要がある（９×０．７Ｖ＝６．３Ｖ）。従って第１ＥＳＤ電流路１０２も第２ＥＳＤ電流路１０４も誤って通電しない。
プロセスのばらつきに起因して、ダイオードのカットイン電圧Ｖｏｎは変化してしまう可能性がある。ダイオードのカットイン電圧Ｖｏｎの変化を回避するため、さらなるダイオードが第１ＥＳＤ電流路１０２に追加される。従ってＥＳＤ回路１００の正常動作状態では、第１ＥＳＤ電流路１０２は誤って通電しない。
正のＥＳＤザッピングがパッド１５０によって受け取られる場合、第１ＥＳＤ電流路１０２はターンオンされる。その間、ＥＳＤ電流は、パッド１５０から第１ＥＳＤ電流路１０２を介してノードｇへ向かって流れる。負のＥＳＤザッピングがパッド１５０によって受け取られる場合、第２ＥＳＤ電流路１０４はターンオンされる。その間、ＥＳＤ電流は、ノードｇから第２ＥＳＤ電流路１０４を介してパッド１５０へ向かって流れる。
図２Ａは、本発明の第１実施形態によるＥＳＤ回路の電圧と電流との関係を表すプロットである。この実施形態では、第１ＥＳＤ電流路１０２は１０の直接接続するダイオード（つまりｎ＝１０）を有し、かつ、第２ＥＳＤ電流路１０４は２の直接接続するダイオード（つまりｎ＝２）を有する。しかも第１供給電圧Ｖｐｐの動作領域は０Ｖ〜６Ｖである。内部回路１４０によって受け取られる第１供給電圧Ｖｐｐが０Ｖ〜６Ｖの範囲内である場合、ＥＳＤ回路１００は内部回路１４０を保護できる。
第１供給電圧Ｖｐｐが６Ｖよりも高いか、又は、第１供給電圧Ｖｐｐが０Ｖよりも低い場合、ＥＳＤザッピング効果が起こる可能性がある。従ってＥＳＤ回路１００が、第１供給電圧Ｖｐｐの変化に従って動作する。第１供給電圧Ｖｐｐが７Ｖにまで増大するとき、ＥＳＤ電流は１μＡに到達する。その間、第１ＥＳＤ電流路１０２はターンオンされると考えられる。第１供給電圧Ｖｐｐが−１．４Ｖにまで増大するとき、ＥＳＤ電流は−１μＡに到達する。その間、第２ＥＳＤ電流路１０４はターンオンされると考えられる。
図２Ｂは、ＨＢＭ試験が行われているときの本発明の第１実施形態によるＥＳＤ回路の電圧と電流との関係を表すプロットである。たとえば人体モード（ＨＢＭ）試験を考える。２ＫＶの静電電圧がパッド１５０に印加されるとき、第１供給電圧Ｖｐｐは１２Ｖに増大し、かつ、ＥＳＤ電流は１．３３Ａに増大する。従って、第１ＥＳＤ電流路１０２はターンオンし、かつ、ＥＳＤ電流は、第１ＥＳＤ電流路１０２を介してノードｇへ伝送される。
再度図２Ｂを参照してください。時点ｔ１では、２ＫＶの静電電圧がパッド１５０によって受け取られる。第１供給電圧Ｖｐｐは非常に短時間で１２Ｖに増大する。従って第１ＥＳＤ電流路１０２はターンオンされる。しかも図２Ａに示されているように、ＥＳＤ電流は時点ｔ１では１．３３Ａである。
第１ＥＳＤ電流路１０２がターンオンされるため、第１供給電圧Ｖｐｐは、時点ｔ２で７Ｖにまで減少する。つまり第１供給電圧Ｖｐｐは、ＥＳＤ回路１００によって４μｓ以内に７Ｖにまで減少する。従って内部回路内の半導体デバイスは破壊から保護される。
しかもＥＳＤ電流は、第１ＥＳＤ電流路１０２又は第２ＥＳＤ電流路１０４を流れる可能性がある。ＥＳＤ電流がダイオードＤｆ１〜Ｄｆｎ及びＤｒ１〜Ｄｒｍを熱損傷させるのを防ぐため、ダイオードＤｆ１〜Ｄｆｎ及びＤｒ１〜Ｄｒｍのサイズは十分に大きくなければならない。しかしダイオードＤｆ１〜Ｄｆｎ及びＤｒ１〜Ｄｒｍのサイズが大きいことに起因して、寄生抵抗は小さくなる。従ってＥＳＤ電流のスタンバイ状態での漏れが増大する。スタンバイ状態での漏れは、２つのＥＳＤ電流路１０２と１０４の直列接続ダイオードの数ｎとｍを増やすことによって減少し得る。しかし増大したターンオン閾値電圧ｎ×Ｖｏｎとｍ×Ｖｂｊが上述の基準の範囲内に属するのか否かは慎重に検討されなければならない。
図２Ｂに示されているように、第１供給電圧Ｖｐｐは、ＥＳＤザッピング効果が除去された後に７Ｖ未満に減少する。しかし第１供給電圧Ｖｐｐはある期間７Ｖ付近に維持されるため、内部回路１４０中の半導体デバイスは依然として７Ｖの電圧ストレスの影響を受ける。その結果、半導体デバイスの特性は劣化し、半導体デバイスの寿命は短くなる。
図３は、本発明の第２実施形態によるＥＳＤ回路を表す概略的回路図である。ＥＳＤ回路２００及び内部回路２４０は、第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの間で接続される。第１供給電圧Ｖｐｐは、パッド２５０からＥＳＤ回路２００及び内部回路２４０へ伝送される。第２供給電圧ＧＮＤは、ノードｇを介してＥＳＤ回路２００及び内部回路２４０へ伝送される。
この実施形態では、ＥＳＤ回路２００は、制御回路２１０、ｐ型トランジスタＭｐ、及びｎ型トランジスタＭｎを有する。ｐ型トランジスタＭｐの第１ソース／ドレイン端子は、第１供給電圧Ｖｐｐを受けるようにパッド２５０に接続される。ｐ型トランジスタＭｐのゲート端子は制御回路２１０に接続される。ｎ型トランジスタＭｎの第１ソース／ドレイン端子は、ｐ型トランジスタＭｐの第２ソース／ドレイン端子に接続される。ｎ型トランジスタＭｎのゲート端子は制御回路２１０に接続される。ｎ型トランジスタＭｎの第２ソース／ドレイン端子は、第２供給電圧ＧＮＤを受ける。ｐ型トランジスタＭｐの主端子は、第１供給電圧Ｖｐｐを受けるようにパッド２５０に選択的に接続される。ｎ型トランジスタＭｎの主端子は、第２供給電圧ＧＮＤを受けるようにノードｇに選択的に接続される。
しかもｐ型トランジスタＭｐは寄生ダイオードＤｐを有する。寄生ダイオードＤｐのカソード端子は、ｐ型トランジスタＭｐの第１ソース／ドレイン端子に接続される。寄生ダイオードＤｐのアノード端子は、ｐ型トランジスタＭｐの第２ソース／ドレイン端子に接続される。同様にｎ型トランジスタＭｎは寄生ダイオードＤｎを有する。寄生ダイオードＤｎのカソード端子は、ｎ型トランジスタＭｎの第１ソース／ドレイン端子に接続される。寄生ダイオードＤｎのアノード端子は、ｎ型トランジスタＭｎの第２ソース／ドレイン端子に接続される。
制御回路２１０は、第１抵抗器Ｒ１、第２抵抗器Ｒ２、及びｎ個のダイオードＤｆ１〜Ｄｆｎを有する。第１抵抗器Ｒ１の第１端子は第１供給電圧Ｖｐｐを受ける。第１抵抗器Ｒ１の第２端子はノードａに接続される。第２抵抗器Ｒ２の第１端子は第２供給電圧ＧＮＤを受ける。第２抵抗器Ｒ２の第２端子はノードｂに接続される。ｎ個のダイオードＤｆ１〜Ｄｆｎは、ノードａとノードｂとの間で直列接続される。しかも、ｐ型トランジスタＭｐのゲート端子はノードａに接続され、かつ、ｎ型トランジスタＭｎのゲート端子はノードｂに接続される。
ｎ個のダイオードＤｆ１〜Ｄｆｎのうちの第１ダイオードＤｆ１のアノード端子はノードａに接続される。ｎ個のダイオードＤｆ１〜Ｄｆｎのうちの最終ダイオードＤｆｎのカソード端子はノードｂに接続される。任意の他のダイオードのアノード端子はその前のダイオードのカソード端子に接続され、かつ、任意の他のダイオードのカソード端子はその後のダイオードのアノード端子に接続される。
この実施形態では、第１ＥＳＤ電流路は、ｐ型トランジスタＭｐの第１ソース／ドレイン端子、ｐ型トランジスタＭｐのチャネル領域、ｐ型トランジスタＭｐの第２ソース／ドレイン端子、ｎ型トランジスタＭｎの第１ソース／ドレイン端子、ｎ型トランジスタＭｎのチャネル領域、及びｎ型トランジスタＭｎの第２ソース／ドレイン端子が一つになることによって画定される。第１ＥＳＤ電流路のオン／オフ状態は制御回路２１０によって制御される。
しかも第２ＥＳＤ電流路は、ｎ型トランジスタＭｎの第２ソース／ドレイン端子、ｎ型トランジスタＭｎの寄生ダイオードＤｎ、ｎ型トランジスタＭｎの第１ソース／ドレイン端子、ｐ型トランジスタＭｐの第２ソース／ドレイン端子、ｐ型トランジスタＭｐの寄生ダイオードＤｐ、及びｐ型トランジスタＭｐの第１ソース／ドレイン端子が一つになることによって画定される。
たとえばダイオードＤｆ１〜Ｄｆｎ、Ｄｐ、及びＤｎの各々では、カットイン電圧Ｖｏｎが０．７Ｖで、かつ、破壊電圧Ｖｂｊは４Ｖである。しかも内部回路２４０の動作電圧は０Ｖ〜６Ｖの範囲内である。第１ＥＳＤ電流路の誤った通電を回避するため、ＥＳＤ回路２００の制御回路２１０は、少なくとも９個の直列接続するダイオード（０．７Ｖ×９＝６．３Ｖ）を有する必要がある。しかも第２ＥＳＤ電流路１０４は２つの直列接続されたダイオードＤｐとＤｎ（４Ｖ×２＝８Ｖ）を有する。その結果、内部回路２４０が正常動作状態であるとき、第１ＥＳＤ電流路も第２ＥＳＤ電流路も誤って通電しない。
第１ＥＳＤ電流路のターンオン閾値電圧は、制御回路２１０のｎ個の直列接続されたダイオードＤｆ１〜Ｄｆｎによって決定される。たとえば制御回路２１０は９個の直列接続されたダイオードを有する。つまり、第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの間の電圧差（Ｖｐｐ−０Ｖ）が６．３Ｖ（つまり９×０．７Ｖ＝６．３Ｖ）よりも高い場合、第１ＥＳＤ電流路はターンオンされる。
第２ＥＳＤ電流路のターンオン閾値電圧は１．４Ｖ（つまり２×０．７Ｖ＝１．４Ｖ）である。第２供給電圧ＧＮＤと第１供給電圧Ｖｐｐとの間の電圧差（０Ｖ−Ｖｐｐ）が１．４Ｖよりも高い場合、第２ＥＳＤ電流路はターンオンされる。
図４Ａは、負のザッピングが受け取られるときの第２実施形態によるＥＳＤ回路を表す概略的回路図である。負のESDザッピングがパッド２５０によって受け取られるとき、第２ＥＳＤ電流路はターンオンされる。その結果、ＥＳＤ電流ＩＥＳＤは、ノードｇから寄生ダイオードＤｎとＤｐを介してパッド２５０へ向かって流れる。
図４Ｂは、正のザッピングが受け取られるときの第２実施形態によるＥＳＤ回路を表す概略的回路図である。正のＥＳＤザッピングがパッド２５０によって受け取られるとき、第１供給電圧Ｖｐｐは急激に増大する。第１供給電圧Ｖｐｐが第１ＥＳＤ電流路のターンオン閾値電圧よりも大きいとき、負荷電流ＩＬが発生する。負荷電流ＩＬが制御回路２１０の第１抵抗器Ｒ１を貫流することで、第１電圧降下が生じる。ｐ型トランジスタＭｐの第１ソース／ドレイン端子とゲート端子との間の電圧差が第１電圧降下と等しいので、ｐ型トランジスタＭｐは第１電圧降下に応じてターンオンされる。しかも負荷電流ＩＬが制御回路２１０の第２抵抗器Ｒ２を貫流することで、第２電圧降下が生じる。ｎ型トランジスタＭｎのゲート端子と第２ソース／ドレイン端子との間の電圧差が第２電圧降下と等しいので、ｎ型トランジスタＭｎは第２電圧降下に応じてターンオンされる。その結果第２ＥＳＤ電流路はターンオンされる。この条件下では、ＥＳＤ電流ＩＥＳＤは、パッド２５０からｐ型トランジスタＭｐのチャネル領域及びｎ型トランジスタＭｎのチャネル領域を介してノードｇへ向かって流れる。しかもＥＳＤ電流ＩＥＳＤの大きさは負荷電流ＩＬの大きさよりもはるかに大きい。
図５Ａは、本発明の第２実施形態によるＥＳＤ回路の電圧と電流との関係を表すプロットである。しかも第１供給電圧Ｖｐｐの動作電圧は０〜６Ｖである。内部回路２４０によって受け取られる第１供給電圧Ｖｐｐが０〜６Ｖの範囲内である場合、ＥＳＤ回路２００は内部回路２４０を保護できる。
第１供給電圧Ｖｐｐが６Ｖよりも高いか、又は、０Ｖよりも低い場合、ＥＳＤザッピング効果が生じる可能性がある。その結果、ＥＳＤ回路２００は、第１供給電圧Ｖｐｐの変化に従って動作する。第１供給電圧Ｖｐｐが６．３Ｖにまで増大するとき、ＥＳＤ電流は１μＡに到達する。その間、第１ＥＳＤ電流路がターンオンされることが考えられる。第１供給電圧Ｖｐｐが−０．７Ｖにまで減少するとき、ＥＳＤ電流は−１μＡに到達する。その間、第２ＥＳＤ電流路がターンオンされることが考えられる。
図５Ｂは、ＨＢＭ試験が行われているときの本発明の第２実施形態によるＥＳＤ回路の電圧とザッピング時間との関係を表すプロットである。たとえば人体モード（ＨＢＭ）を採り上げる。２ＫＶの静電圧がパッド２５０に印加されるとき、第１供給電圧Ｖｐｐは６．５Ｖにまで増大する。その結果、第１ＥＳＤ電流路がターンオンされ、かつ、ＥＳＤ電流は、第１ＥＳＤ電流路を介してノードｇへ向かって流れる。点で示された曲線は、第１供給電圧Ｖｐｐが、第１実施形態のＥＳＤ回路１００によって１２Ｖにまで増大することを示している。実線の曲線は、第１供給電圧Ｖｐｐが、第２実施形態のＥＳＤ回路２００によって６．５Ｖにまでしか増大しないことを示している。２つの曲線の差ΔＶ１は約５．５Ｖである。
再度図５Ｂを参照して欲しい。時点ｔ１では、２ＫＶの静電圧がパッド２５０によって受け取られる。第１供給電圧Ｖｐｐは非常に短い時間で６．５Ｖにまで増大する。その結果、第１ＥＳＤ電流路がターンオンされる。
第１ＥＳＤ電流路がターンオンされるので、第１供給電圧Ｖｐｐは、ＥＳＤ回路２００によって１μｓ以内に４Ｖ未満にまで減少する。点で示された曲線は、第１供給電圧Ｖｐｐが、ＥＳＤザッピング効果の除去後に、第１実施形態によるＥＳＤ回路１００によって７Ｖ未満にまで減少することを示している。実線の曲線は、第１供給電圧Ｖｐｐが、ＥＳＤザッピング効果の除去後に、本実施形態によるＥＳＤ回路２００によって４Ｖ付近に維持されることを示している。２つの曲線の差ΔＶ２は約２．５Ｖである。第１供給電圧Ｖｐｐが４Ｖ付近の電圧レベルに維持されるため、内部回路２４０内の半導体デバイスは影響を受けない。換言すると、本実施形態のＥＳＤ回路の放電性能は改善されている。
ＥＳＤザッピング効果から内部回路を実効的に保護するため、第２実施形態によるＥＳＤ回路はさらに修正され得る。
図６は、本発明の第３実施形態によるＥＳＤ回路を表す概略的回路図である。第２実施形態によるＥＳＤ回路２００と比較して、本実施形態のＥＳＤ回路３００はスイッチトランジスタＭｓｗをさらに有する。スイッチトランジスタＭｓｗはノードｃとノードｄとの間で結合される。
スイッチトランジスタＭｓｗの第１ソース／ドレイン端子はノードｃに接続される。スイッチトランジスタＭｓｗの第１ソース／ドレイン端子はノードｄに接続される。スイッチトランジスタＭｓｗのゲート端子は正常低信号ＶＬＯを受け取る。集積回路（ＩＣ）の電源が入るとき、スイッチトランジスタＭｓｗのゲート端子は正常低信号ＶＬＯを受け取る。その結果、スイッチトランジスタＭｓｗはターンオンされ、かつ、第１供給電圧Ｖｐｐは内部回路２４０へ伝送される。
集積回路（ＩＣ）の電源が入らないとき、正常低信号ＶＬＯは浮遊状態となる。その結果、スイッチトランジスタＭｓｗは、ノードｄからノードｃを分離するようにターンオフされる。
集積回路（ＩＣ）に電源が入っていないときにパッド２５０がＥＳＤザッピングを受け取る場合、第１ＥＳＤ電流路又は第２ＥＳＤ電流路は、内部回路２４０を保護するようにターンオンされる。それに加えて、スイッチトランジスタＭｓｗはターンオフされるので、内部回路２４０はＥＳＤザッピング効果からさらに保護され得る。
第２実施形態のＥＳＤ回路２００又は第３実施形態のＥＳＤ回路３００では、制御回路２１０のダイオードＤｆ１〜Ｄｆｎは、第１供給電圧Ｖｐｐの変化を検出するのに用いられる。換言すると、ＥＳＤ電流は、これらのダイオードＤｆ１〜Ｄｆｎを流れない。この条件下では、より小さなサイズのダイオードＤｆ１〜Ｄｆｎが、制御回路２１０に適切に用いられる。第１実施形態のＥＳＤ回路１００と比較して、第２実施形態のＥＳＤ回路２００又は第３実施形態のＥＳＤ回路３００は、より小さなレイアウト面積を有する。
しかもＥＳＤ回路２００又はＥＳＤ回路３００では、ｐ型トランジスタＭｐとｎ型トランジスタＭｎは、第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの間でカスケード状に接続される。ｐ型トランジスタＭｐとｎ型トランジスタＭｎは、パッド２５０からのＥＳＤザッピングを検出するように制御回路２１０と協働する。その結果、ＥＳＤ回路２００又はＥＳＤ回路３００は、内部回路２４０を実行的に保護し得る。
上述したように、一のｐ型トランジスタＭｐと一のｎ型トランジスタＭｎは、第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの間でカスケード状に接続される。本発明の教示を保持しながら多数の修正型及び代替型が可能であることに留意して欲しい。図７は、本発明の第４実施形態によるＥＳＤ回路を表す概略的回路図である。ＥＳＤ回路４００のスイッチトランジスタＭｓｗは図６のものと同様であり、ここで冗長となる説明はしない。
ＥＳＤ回路４００では、複数のトランジスタｐ１〜ｐ３及びｎ１〜ｎ２は、第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの間でカスケード状に接続される。また寄生ダイオードｄｐ１〜ｄｐ３及びｄｎ１〜ｄｎ２は、第１供給電圧Ｖｐｐと第２供給電圧ＧＮＤとの間で直列接続される。本発明の第４実施形態によると、複数のトランジスタの第１部分は複数のｐ型トランジスタを含み、かつ、複数のトランジスタの第２部分は少なくとも１つのｎ型トランジスタを含む。たとえば、第１部分は３つのｐ型トランジスタｐ１〜ｐ３を含み、かつ、複数のトランジスタの第２部分は２のｎ型トランジスタｎ１〜ｎ２を含む。
さらに制御回路４１０は、複数のトランジスタｐ１〜ｐ３及びｎ１〜ｎ２の第１供給電圧Ｖｐｐ、第２供給電圧ＧＮＤ、及びゲート端子に接続される。パッド２５０がＥＳＤザッピングを受け取るとき、制御回路４１０は複数のトランジスタｐ１〜ｐ３及びｎ１〜ｎ２にそれぞれ複数の電圧降下を与え、かつ、複数のトランジスタは電圧降下に応じてターンオンされる。つまり複数のトランジスタｐ１〜ｐ３及びｎ１〜ｎ２は、パッド２５０からのＥＳＤザッピングを検出するように対応する制御回路４１０と協働する。その結果、内部回路２４０は実効的に保護され得る。
本発明の教示を保持しながら多数の修正型及び代替型が可能であることに留意して欲しい。たとえば一部の電子デバイス−たとえばバイポーラ接合トランジスタ（ＢＪＴ）又はダイオード−は、第４実施形態の複数のトランジスタに結合されてよい。しかも本発明のＥＳＤ回路のダイオードは、他の相性の良い構成要素に置換されてよい。たとえばダイオードとして接続される複数のトランジスタは、ダイオードと同様の特性を取得してよい。
本発明は現在のところ最も実用的かつ好適な実施形態と考えられるもので説明されてきたが、本発明は開示された実施形態に限定される必要がないことに留意して欲しい。対照的に、最広義の解釈と整合する添付の請求項の技術思想及び技術的範囲に含まれる様々な修正型及び同様の構成を網羅することで、そのようなすべての修正型及び同様の構造を含むことが意図されている。
１００ 静電放電（ＥＳＤ）回路、１０２ 第１ＥＳＤ回路、１０４ 第２ＥＳＤ回路、１４０ 内部回路、１５０ パッド、２００ ＥＳＤ回路、２１０ 制御回路、２４０ 内部回路、２５０ パッド、３００ ＥＳＤ回路、４００ ＥＳＤ回路。

Claims (9)

  1. パッドに接続される静電放電（ＥＳＤ）回路であって、
    ｐ型トランジスタと、ｎ型トランジスタと、制御回路を有し、
    前記ｐ型トランジスタの第１ソース／ドレイン端子が前記パッドに接続され、
    前記ｎ型トランジスタの第１ソース／ドレイン端子が前記ｐ型トランジスタの第２ソース／ドレイン端子に接続され、かつ、前記ｎ型トランジスタの第２ソース／ドレイン端子は第１ノードに接続され、
    前記制御回路は、第１抵抗器と、第２抵抗器と、複数のダイオードを有し、
    前記第１抵抗器の第１端子は前記パッドに接続され、かつ、前記第１抵抗器の第２端子は第２ノードに接続され、
    前記第２抵抗器の第１端子は前記第１ノードに接続され、かつ、前記第２抵抗器の第２端子は第３ノードに接続され、
    前記複数のダイオードは、前記第２ノードと前記第３ノードとの間で直列に接続され、
    前記ｐ型トランジスタのゲート端子は前記第２ノードに接続され、かつ、前記ｎ型トランジスタの前記ゲート端子は前記第３ノードに接続され、
    前記パッドがＥＳＤザッピングを受け取るとき、前記制御回路は、前記ｐ型トランジスタへ第１電圧降下を供し、かつ、前記ｎ型トランジスタへ第２電圧降下を供し、前記ｐ型トランジスタと前記ｎ型トランジスタは、前記第１電圧降下と前記第２電圧降下に応じてターンオンされる、
    ＥＳＤ回路。
  2. 前記複数のダイオードのうちの最初のダイオードのアノード端子は前記第２ノードに接続され、
    前記複数のダイオードのうちの最後のダイオードのカソード端子は前記第３ノードに接続され、
    前記複数のダイオードのうちの任意の他のダイオードのアノード端子は、前記任意の他のダイオードの直前のダイオードのカソード端子に接続され、かつ、
    前記複数のダイオードのうちの任意の他のダイオードのカソード端子は、前記任意の他のダイオードの直後のダイオードのアノード端子に接続される、
    請求項１に記載のＥＳＤ回路。
  3. 前記パッドが前記ＥＳＤザッピングを受け取るとき、前記制御回路は負荷電流を受け取り、
    前記負荷電流が前記第１抵抗器を貫流することで、前記第１電圧降下が生じ、かつ、
    前記負荷電流が前記第２抵抗器を貫流することで、前記第２電圧降下が生じる、
    請求項１に記載のＥＳＤ回路。
  4. 前記パッドと内部回路との間で接続されるスイッチトランジスタをさらに有する請求項１に記載のＥＳＤ回路であって、
    前記スイッチトランジスタの第１ソース／ドレイン端子は前記パッドに接続され、
    前記スイッチトランジスタの第２ソース／ドレイン端子は前記内部回路に接続され、かつ、
    前記スイッチトランジスタのゲート端子は正常低信号を受け取る、
    ＥＳＤ回路。
  5. 前記ｐ型トランジスタの主端子が前記パッドに接続され、かつ、
    前記ｎ型トランジスタの主端子が前記第１ノードに接続される、
    請求項１に記載のＥＳＤ回路。
  6. パッドに接続される静電放電（ＥＳＤ）回路であって、
    前記パッドと第１ノードとの間でカスケード状に接続される複数のトランジスタ、
    前記パッド、前記第１ノード、及び前記複数のトランジスタのゲート端子に接続される制御回路、を有し、
    前記複数のトランジスタの第１部分は複数のｐ型トランジスタを含み、かつ、前記複数のトランジスタの第２部分は少なくとも１つのｎ型トランジスタを含み、
    前記パッドがＥＳＤザッピングを受け取るとき、前記制御回路は前記複数のトランジスタにそれぞれ複数の電圧降下を与え、かつ、前記複数のトランジスタは前記複数の電圧降下に応じてターンオンされる、
    ＥＳＤ回路。
  7. 前記制御回路が、
    第２ノードと第３ノードとの間で直列に接続する複数のダイオード、及び、
    複数の抵抗器、
    を有し、
    前記パッドが前記ＥＳＤザッピングを受け取るとき、前記制御回路及び前記複数のダイオードは負荷電流を受け取り、
    前記負荷電流が前記複数の抵抗器を流れることで、前記複数の抵抗器に対応する電圧降下が生じる、
    請求項６に記載のＥＳＤ回路。
  8. 前記複数のダイオードのうちの最初のダイオードのアノード端子は前記第２ノードに接続され、
    前記複数のダイオードのうちの最後のダイオードのカソード端子は前記第３ノードに接続され、
    前記複数のダイオードのうちの任意の他のダイオードのアノード端子は、前記任意の他のダイオードの直前のダイオードのカソード端子に接続され、かつ、
    前記複数のダイオードのうちの任意の他のダイオードのアノード端子は、前記任意の他のダイオードの直後のダイオードのアノード端子に接続される、
    請求項７に記載のＥＳＤ回路。
  9. 前記パッドと内部回路との間で接続されるスイッチトランジスタをさらに有する請求項６に記載のＥＳＤ回路であって、
    前記スイッチトランジスタの第１ソース／ドレイン端子は前記パッドに接続され、
    前記スイッチトランジスタの第２ソース／ドレイン端子は前記内部回路に接続され、かつ、
    前記スイッチトランジスタのゲート端子は正常低信号を受け取る、
    ＥＳＤ回路。
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