CN1822501B - 没有静电放电电压的耐高输入电压的输入/输出电路 - Google Patents

没有静电放电电压的耐高输入电压的输入/输出电路 Download PDF

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Abstract

耐高输入电压的输入/输出电路包括焊点、用于钳位施加到该焊点的高压以产生钳位信号的钳位电路和响应该钳位信号将焊点接收的输入信号传送给内部电路并将该内部电路的数据输出给该焊点的缓冲单元。缓冲单元包括堆叠NMOS晶体管。当高于电源的高压被施加到焊点上时，堆叠NMOS晶体管导通，并且避免该堆叠NMOS晶体管被高压损坏。当静电放电电压被施加到焊点时，堆叠NMOS晶体管截止，并且避免该堆叠NMOS晶体管被静电放电电流损坏。

Description

没有静电放电电压的耐高输入电压的输入/输出电路
技术领域
本发明涉及一种半导体集成电路，特别涉及一种没有静电放电电压的耐高输入电压的输入/输出电路。
背景技术
已知包括有工作于低压电源的电路和工作于高压电源的电路的半导体器件。有的半导体器件制造商生产3V的产品(3V是指任何低运行电压的器件)。有的制造商生产使用5V电源的部件。可能希望在耐高输入电压的混合电压系统中使例如3V和5V的器件相互连接。
图1的电路示出了传统的耐高压输入电压的输入/输出电路1。参看图1，在电源电压VDD和焊点10之间并联有第一和第二PMOS晶体管12和14。在焊点10和地电压VSS之间串联有第一和第二NMOS晶体管16和18。第二NMOS晶体管18并联到第三NMOS晶体管19。第一和第二PMOS晶体管12和14的栅极接收第一内部信号PG，第二和第三NMOS晶体管18和19的栅极接收第二内部信号NG。第一NMOS晶体管16的栅极被连接到电源电压VDD。响应第一和第二内部信号PG和NG，具有预定输出电压的输出信号被输出给焊点10。焊点10接收的输入信号被发送给内部电路。
在传统的耐高输入电压的输入/输出电路中，当在电源电压VDD为3.3V的情况下将诸如5V的高压施加到焊点10上时，第一NMOS晶体管16的栅极被连接到3.3V电源电压VDD上，1.7V的电压被施加到第一NMOS晶体管16的栅极氧化膜上。因此，当5V被施加到焊点10上时，第一NMOS晶体管16是稳定的。
但是，当在测试ESD电压期间数百或数千伏的静电放电(ESD)电压被施加到焊点10上时，第一NMOS晶体管16将被损坏。如图1中标记为“A”的路径所示，施加到焊点10上的正ESD电压经过被形成为第一和第二PMOS晶体管12和14之间的结的P-N二极管被放电到电源电压VDD。当发生这种情况时，由于电源电压VDD被连接到栅极，所以，EDS电压被施加到第一NMOS晶体管16的栅极上，并使栅极氧化膜被损坏。另一方面，如标记为“B”的路径所示，负ESD电压经过被形成为第一和第二NMOS晶体管16和18之间的结的N-P二极管被放电到地电压VSS。
需要一种没有ESD电压的耐高输入电压的输入/输出电路。
发明内容
本发明的范例性实施例提供一种没有静电放电(ESD)电压的输入/输出电路。
根据本发明的范例性实施例，输入/输出电路包括：焊点；钳位电路，用于对施加到所述焊点上的高压进行钳位，以产生钳位信号；缓冲单元，用于响应所述钳位信号将该焊点所接收的输入信号传送给内部电路并将该内部电路的数据输出给该焊点。
根据本发明的范例性实施例，所述钳位电路包括：第一偏置单元，包括多个串联连接到所述电源电压的二极管；第一电阻器，连接在所述第一偏置单元和所述地电压之间；第二电阻器，连接在所述电源电压和所述钳位信号之间；和NMOS晶体管，连接在所述钳位信号和地电压之间并具有与在所述第一偏置单元和所述第一电阻器之间的连接节点相连的栅极。
根据本发明的另一范例性实施例，所述钳位电路包括：连接到所述电源电压的电容器；连接在该电容器和地电压之间的第一电阻器；连接在所述电源和所述钳位信号之间的第二电阻器；和连接在所述钳位信号和所述地电压之间并具有与在所述电容器和所述第一电阻器之间的连接节点相连的栅极的NMOS晶体管。
所述缓冲单元可以包括：在电源电压和焊点之间并联连接的第一PMOS晶体管和第二PMOS晶体管，用于经过第一和第二PMOS晶体管的栅极接收第一内部信号；漏极与所述焊点相连和栅极与所述钳位信号相连的第一NMOS晶体管；漏极与所述第一NMOS晶体管的源极相连和栅极与源极被连接到地电压的第二NMOS晶体管；和漏极与第一NMOS晶体管的源极相连、栅极与第二内部信号相连和源极与地电压相连的第三NMOS晶体管。
附图说明
当结合附图阅读本发明的范例性实施例的相关描述时，本发明对于本领域普通技术人员来讲将变得非常明显。
图1的电路图示出了传统的耐高输入电压的输入/输出电路；
图2的电路图示出了根据本发明范例性实施例的耐高输入电压的输入/输出电路；和
图3示出了根据本发明另一范例性实施例的耐高输入电压的输入/输出电路。
具体实施方式
下面将结合附图详细说明本发明的范例性实施例。在整个附图的描述中，相同的附图标记表示类似或相同的元件。
图2的电路图示出了根据本发明范例性实施例的耐高输入电压的输入/输出电路20。耐高输入电压的输入/输出电路20包括焊点(pad)10、缓冲单元30和钳位电路40。
缓冲单元30并联连接在电源电压VDD和焊点10之间。缓冲单元30包括：第一和第二PMOS晶体管32和34，用以经过其栅极接收第一内部信号PG；第一NMOS晶体管36，其漏极连接到所述焊点，其栅极连接到钳位信号CLAMP；第二NMOS晶体管38，其漏极第一NMOS晶体管36的源极和其栅极及源极连接到地电压VSS；以及第三NMOS晶体管39，其漏极连接到第一NMOS晶体管36的源极，其栅极连接到第二内部信号NG和其源极连接到参考电压点平VSS。该参考电压点平VSS可以被电连接到接地端(未示出)。
钳位电路40包括包含有多个串联连接到电源电压VDD的二极管的第一偏置单元42、连接在第一偏置单元42和参考电压电平VSS之间的第一电阻器44、连接在电源电压VDD和钳位信号CLAMP之间的第二电阻器46以及连接在钳位信号CLAMP和参考电压电平VSS之间且其栅极连接到第一偏置单元42和第一电阻器44之间的连接节点NA的第四NMOS晶体管48。
在耐高输入电压的输入/输出电路20的正常运行状态下，钳位电路40的第一偏置单元42和第一电阻器44之间的连接节点NA被设置有使第四NMOS晶体管48截止的电压电平。当第四NMOS晶体管48截止时，钳位信号CLAMP具有与电源电压VDD的电平相同的逻辑高电平。响应该逻辑高钳位信号CLAMP，缓冲单元30的第一NMOS晶体管36被截止。因此，在输出模式下，缓冲单元30响应第一和第二内部信号PG和NG向焊点10输出输出数据。在输入模式下，缓冲单元30将由焊点10接收的输入信号传送给内部电路。当焊点10接收的输入信号的电压是大于电源电压VDD的高压时，例如，当电源电压VDD是3.3V和输入信号大约是5V时，由于电源电压VDD被施加到第一NMOS晶体管36的栅极上，所以，1.7V的电压被施加到第一NMOS晶体管36的栅极氧化膜上，和第一NMOS晶体管36处于稳定状态。
在耐高输入电压的输入/输出电路的非正常运行状态下，当正的静态放电(ESD)电压被施加到焊点10上时，该正的ESD电压经过形成为第一和第二PMOS晶体管32和34的结的P-N二极管向电源电压VDD放电。当电源电压VDD的电平大约增加到所述ESD电压时，ESD电流经过路径C流向第一偏置单元42和第一电阻器44。施加到第二电阻器44上的电压电平增加，和第四NMOS晶体管48被导通。钳位信号CLAMP具有与参考电压电平VSS的电平相同的逻辑低电平。缓冲单元30的第一NMOS晶体管36响应该逻辑低钳位信号CLAMP而截止，由施加到焊点10上的ESD电压所感应的电流没有被集中到第一NMOS晶体管36。第一NMOS晶体管36没有受到所述正ESD电压的保护。当负的ESD电压被施加到焊点10上时，该负的ESD电压经过形成为第一和第二NMOS晶体管36和38之间的结的N-P二极管、经路径E向参考电压电平VSS放电。
图3的电路图示出了根据本发明另一范例性实施例的耐高输入电压的输入/输出电路50。耐高输入电压的输入/输出电路50包括焊点10、缓冲单元30和钳位电路60。由于耐高输入电压的输入/输出电路50包括图2的耐高输入电压的输入/输出电路20的焊点10和缓冲单元30，所以，为清楚和简单起见省略了对焊点10和缓冲单元30的描述。
钳位电路50包括连接到电源电压VDD的电容器62、连接在电容器62和参考电压电平VSS之间的第一电阻器64、连接在电源电压VDD和钳位信号CLAMP之间的第二电阻器66和连接在钳位信号CLAMP和参考电压电平VSS之间且其栅极连接到电容器62和第一电阻器64之间的连接节点NB的第四NMOS晶体管68。参考电压电平VSS可以电连接到接地端(未示出)。
在耐高输入电压的输入/输出电路50的正常运行过程中，钳位电路60的电容器62和第一电阻器64之间的连接节点NB具有与参考电压电平VSS的逻辑低电平相同的电平。所述逻辑低连接节点NB使第四NMOS晶体管68截止。钳位信号CLAMP具有与电源电压VDD的电平相同的逻辑高电平。
在输入/输出电路50的非正常运行过程中，当正ESD电压被施加到焊点10时，正ESD电压经过被形成为第一和第二PMOS晶体管32和34之间的结的P-N二极管向电源电压VDD放电。当电源电压VDD的电平增加到大约为所述正ESD电压时，ESD电流经路径C流向电容器62和第一电阻器64。在ESD电流向电容器62充电的同时，该ESD电流增加施加到第二电阻器64的电压电平。第四NMOS晶体管68导通。钳位信号CLAMP具有与参考电压电平VSS的电平相同的逻辑低电平。
根据本发明的范例性实施例，当高于电源电压的高压被施加到所述焊点上时，堆叠(stacked)NMOS晶体管被导通，从而避免该堆叠NMOS晶体管被高压损坏。当静态放电电压被施加到所述焊点时，所述堆叠NMOS晶体管被截止，从而避免该堆叠NMOS晶体管被静电放电电流损坏。
虽然为了说明的目的已经结合附图描述了本发明的范例性实施例，但应当理解，本发明的处理和装置都不受这些限制。本领域普通技术人员很容易理解，在不脱离所附权利要求以及其中所包括的权利要求等效物所定义的本发明范围的前提下，可以对前述范例性实施例做出各种修改。

Claims (3)

1.一种输入/输出电路，包括：
焊点；
缓冲单元，包括：
第一PMOS晶体管和第二PMOS晶体管，并联在电源电压和所述焊点之间，用于经过第一和第二PMOS晶体管的栅极接收第一内部信号；
第一NMOS晶体管，其漏极被连接到所述焊点，其栅极被连接到钳位信号；
第二NMOS晶体管，其漏极被连接到第一NMOS晶体管的源极，其栅极和源极中的每一个都被连接到参考电压电平；以及
第三NMOS晶体管，其漏极被连接到第一NMOS晶体管的源极，其栅极被连接到第二内部信号和其源极被连接到所述参考电压电平；以及
钳位电路，连接到缓冲单元和电源电压，并产生钳位信号，从而当高于电源电压的高电压被施加到焊点时，第一NMOS晶体管被导通而避免被高电压损毁，以及当静电放电电压被施加到焊点时，第一NMOS晶体管被截止而避免被静电放电电压损毁。
2.如权利要求1所述的输入/输出电路，其中，所述钳位电路包括：
第一偏置单元，包括多个串联到所述电源电压的二极管；
第一电阻器，连接在第一偏置单元和所述参考电压电平之间；
第二电阻器，连接在所述电源电压和所述钳位信号之间；和
NMOS晶体管，连接在所述钳位信号和所述参考电压电平之间，且其栅极连接到第一偏置单元和第一电阻器之间的连接节点上。
3.如权利要求1所述的输入/输出电路，其中，所述钳位电路包括：
连接到所述电源电压的电容器；
连接在所述电容器和所述参考电压电平之间的第一电阻器；
连接在所述电源电压和所述钳位信号之间的第二电阻器；和
连接在所述钳位信号和所述参考电压电平之间的NMOS晶体管，其栅极被连接到所述电容器和第一电阻器之间的连接节点上。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016964B1 (ko) * 2007-03-14 2011-02-28 주식회사 하이닉스반도체 정전기 방전 보호 회로
US8049250B2 (en) * 2008-10-27 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for power clamp triggered dual SCR ESD protection
KR101036208B1 (ko) * 2008-12-24 2011-05-20 매그나칩 반도체 유한회사 정전기 방전 보호회로
KR101633858B1 (ko) 2009-02-17 2016-06-28 삼성전자주식회사 패드인터페이스회로 및 패드인터페이스회로 신뢰성 향상방법
US8760827B2 (en) * 2009-04-15 2014-06-24 International Business Machines Corporation Robust ESD protection circuit, method and design structure for tolerant and failsafe designs
JP5285773B2 (ja) * 2009-06-02 2013-09-11 パナソニック株式会社 入出力回路
KR101885334B1 (ko) * 2012-01-18 2018-08-07 삼성전자 주식회사 정전기 방전 보호 회로
KR101926607B1 (ko) 2012-09-28 2018-12-07 삼성전자 주식회사 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 클램핑 방법
CN103078614B (zh) * 2012-12-21 2017-08-25 上海华虹宏力半导体制造有限公司 电压钳位电路
CN104578034A (zh) * 2015-01-06 2015-04-29 武汉新芯集成电路制造有限公司 静电保护电路
TWI655818B (zh) * 2018-07-27 2019-04-01 智原科技股份有限公司 積體電路的靜電放電防護裝置
US10795392B1 (en) * 2019-04-16 2020-10-06 Novatek Microelectronics Corp. Output stage circuit and related voltage regulator
US11289472B2 (en) * 2020-07-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with electrostatic discharge protection
JP2022180756A (ja) * 2021-05-25 2022-12-07 セイコーエプソン株式会社 Ｅｓｄ保護回路、半導体装置、電子機器
US11521962B1 (en) * 2021-09-14 2022-12-06 Cypress Semiconductor Corporation ESD protection circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980045609A (ko) * 1996-12-10 1998-09-15 김광호 정전기 방전회로
KR19980058494A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자의 출력 버퍼
US5917336A (en) 1997-09-29 1999-06-29 Motorola, Inc. Circuit for electrostatic discharge (ESD) protection
US6075271A (en) 1998-03-03 2000-06-13 Motorola, Inc. Semiconductor device inhibiting parasitic effects during electrostatic discharge
US5946177A (en) * 1998-08-17 1999-08-31 Motorola, Inc. Circuit for electrostatic discharge protection
KR20020007785A (ko) * 2000-07-19 2002-01-29 윤종용 반도체 메모리 장치의 데이터 입력장치
TW473979B (en) 2001-03-28 2002-01-21 Silicon Integrated Sys Corp ESD protection circuit for mixed-voltage I/O by using stacked NMOS transistors with substrate triggering technique
US6747861B2 (en) 2001-11-15 2004-06-08 Industrial Technology Research Institute Electrostatic discharge protection for a mixed-voltage device using a stacked-transistor-triggered silicon controlled rectifier
JP3901549B2 (ja) * 2002-03-07 2007-04-04 松下電器産業株式会社 半導体集積回路装置
US7583484B2 (en) * 2003-08-20 2009-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for ESD protection

Also Published As

Publication number Publication date
US20060250735A1 (en) 2006-11-09
TWI294174B (en) 2008-03-01
KR100688531B1 (ko) 2007-03-02
KR20060091387A (ko) 2006-08-21
US7477496B2 (en) 2009-01-13
TW200636970A (en) 2006-10-16
CN1822501A (zh) 2006-08-23

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