KR101885334B1

KR101885334B1 - 정전기 방전 보호 회로

Info

Publication number: KR101885334B1
Application number: KR1020120005909A
Authority: KR
Inventors: 전찬희; 김두형; 김한구; 서우진; 이기태; 임홍욱
Original assignee: 삼성전자 주식회사
Priority date: 2012-01-18
Filing date: 2012-01-18
Publication date: 2018-08-07
Also published as: US20130182359A1; US8705219B2; CN103219718A; TWI581536B; TW201340522A; CN103219718B; KR20130084934A

Abstract

정전기 방전 보호 회로가 개시된다. 본 발명의 실시예들에 따른 정전기 방전 보호 회로는 제1 전원 전압을 제공하기 위한 제1 전원 라인, 제2 전원 전압을 제공하기 위한 제2 전원 라인, 접지 전압 단자에 연결된 접지 라인, 상기 제1 전원 라인과 상기 접지 라인 사이에 직렬로 연결되는 적어도 두 개의 스택 트랜지스터들, 상기 제1 전원라인과 제1 노드 사이에 연결되는 제1 저항, 상기 제1 노드와 상기 접지 라인 사이에 직렬로 연결되는 제1 트랜지스터 및 제1 커패시터,상기 제2 전원 라인과 제2 노드 사이에 연결되는 제2 트랜지스터, 상기 제1 전원라인과 제3 노드 사이에 연결되는 제3 트랜지스터, 상기 제3 노드와 상기 접지 라인 사이에 연결되고, 그 입력은 상기 제2 노드에 연결되는 인버터, 상기 제1 전원라인에 접속되고 그 게이트는 상기 제2 노드에 연결되는 제4 트랜지스터 및 상기 제2 전원 라인과 상기 제3 노드 사이에 연결되고, 그 게이트는 상기 제4 트랜지스터의 일 단자에 연결되는 제5 트랜지스터를 포함한다.

Description

정전기 방전 보호 회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}

본 발명은 정전기 발생에 의한 내부 소자의 손상을 방지할 수 있는 정전기 방전 보호 회로에 관한 것이다.

고속으로 동작하는 디지털 인터페이스를 구현하기 위해서는 집적회로에 공급되는 고전압의 공급전압보다 낮은 전압에서 동작하는 중간 게이트 산화막 트랜지스터(Medium Gate Oxide Transistor)가 이용될 수 있고, 동시에 동일 집적회로 내에서 상기 공급전압으로도 인터페이스되기 위해 두꺼운 게이트 산화막 트랜지스터(Thick Gate Oxide Transistor)도 이용되어야 한다. 이 경우 여러 종류의 트랜지스터를 구현하여야 하므로 공정이 매우 복잡해지고 원가 증가의 원인이 될 수 있다.

또한 반도체 집적회로에서 발생되는 정전기 방전(Electrostatic Discharge ; 이하 ESD) 현상에 의한 정전기 전류는 트랜지스터의 가장 취약한 부분으로 집중하여 흐르기 때문에 접합(Junction)이나 콘택(Contact) 또는 게이트 산화막(Gate Oxide)부분에 용융(Melting)을 발생시켜 불량 현상의 원인이 된다. 즉, 중간 게이트 산화막 트랜지스터는 게이트 산화막의 두께가 얇기 때문에 장기 신뢰성을 보장할 수 없다.

본 발명이 이루고자 하는 기술적인 과제는 고전압 또는 정전기 전류로부터 안정성을 확보하고, 집적회로의 장기 신뢰성을 향상시킬 수 있는 정전기 방전 보호 회로를 제공하는 것이다.

상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 정전기 방전 보호 회로는 제1 전원 전압을 제공하기 위한 제1 전원라인, 제2 전원 전압을 제공하기 위한 제2 전원 라인, 접지 전압 단자에 연결된 접지 라인, 상기 제1 전원라인과 상기 접지 라인에 직렬로 연결되는 적어도 두 개의 스택 트랜지스터들, 상기 제1 전원라인과 제1 노드 사이에 연결되는 제1 저항, 상기 제1 노드와 상기 접지 라인 사이에 직렬로 연결되는 제1 트랜지스터 및 커패시터, 상기 제2 전원 라인과 제2 노드 사이에 연결되고, 게이트는 상기 접지 라인에 연결되는 제2 트랜지스터, 상기 제1 전원라인과 제3 노드 사이에 연결되고 게이트는 상기 제1 노드에 연결되는 제3 트랜지스터, 상기 제3 노드와 상기 접지 라인 사이에 연결되고, 그 입력은 상기 제2 노드에 연결되는 인버터, 상기 제1 전원라인에 접속되고 그 게이트는 상기 제2 노드에 연결되는 제4 트랜지스터 및 상기 제2 전원 라인과 상기 제3 노드 사이에 연결되고, 그 게이트는 상기 제4 트랜지스터의 일 단자에 연결되는 제5 트랜지스터를 포함한다.

상기 제1 트랜지스터의 게이트는 상기 제3 노드에 연결된다.

상기 적어도 두 개의 스택 트랜지스터들은 상기 제1 전원라인에 접속되고 그 게이트는 상기 제2 노드에 접속되는 제6 트랜지스터 및 상기 제6 트랜지스터와 상기 접지 라인 사이에 연결되고, 그 게이트는 상기 인버터의 출력에 연결되는 제7 트랜지스터들을 포함할 수 있다.

상기 인버터는 상기 제3 노드와 상기 인버터의 출력 노드인 제4 노드 사이에 연결되는 제8 트랜지스터 및 상기 제4 노드와 상기 접지 라인 사이에 연결되는 제9 트랜지스터를 포함할 수 있다.

상기 제2, 제3 및 제8 트랜지스터는 각각 PMOS 트랜지스터이고, 상기 제1, 제4, 제5, 제6, 제7 및 제9 트랜지스터는 각각 NMOS 트랜지스터일 수 있다.

상기 정전기 방전 회로는 상기 제2 트랜지스터의 게이트와 상기 접지 라인 사이에 연결되는 제2 저항을 더 포함할 수 있다.

상기 제1 전원 전압은 상기 정전기 방전 보호 회로의 외부로부터 공급받고, 상기 제2 전원 전압은 상기 제1 전원 전압으로부터 생성될 수 있다.

상기 정전기 방전 보호 회로는 상기 제1 전원 전압을 분배하여 상기 제2 전원 전압을 발생하는 전압 분배기를 더 포함할 수 있다.

상기 정전기 방전 보호 회로는 상기 제1 전원라인과 상기 제4 트랜지스터의 일단 사이에 적어도 하나의 저항을 더 포함할 수 있다.

상술한 기술적 과제를 해결하기 위하여, 본 발명의 다른 일실시예에 따른 정전기 방전 보호 회로는 제1 전원 전압을 제공하기 위한 제1 전원라인, 제2 전원 전압을 제공하기 위한 제2 전원 라인,접지 전압 단자에 연결된 접지 라인,상기 제1 전원라인과 상기 접지 라인 사이에 직렬로 연결된 적어도 둘 이상의 트랜지스터를 포함하여 상기 제1 전원 전압을 견디거나 방전하는 스택부,상기 제1 전원라인과 상기 접지 라인 사이의 정전기 전류를 검출하는 정전기 펄스 검출부, 상기 제2 전원 라인과 상기 접지 라인 사이에 연결되어, 상기 제2 전원 전압보다 작은 제1신호를 출력하는 인버터 컨트롤부, 상기 제1 전원라인과 상기 접지 라인 사이에 연결되어, 상기 제1신호를 인버팅한 제2신호를 출력하여, 상기 스택부의 어느 하나의 트랜지스터에 인가하는 인버터부 및 상기 제1 전원 전압에 따라 상기 제2 전원 전압을 변환한 제3 신호를 상기 스택부의 또다른 하나의 트랜지스터와 상기 정전기 펄스 검출부에 인가하는 게이트 바이어싱부를 포함한다.

본 발명의 실시 예에 따르면, 고전압 인터페이스 환경에서 중간 게이트 산화막 트랜지스터에 고전압이 직접 인가되지 않도록 동작함으로써 제조공정 비용이 절감될 뿐만 아니라, 고속으로 동작하는 환경에서 집적회로의 장기 신뢰성이 보장될 수 있다.

또한 본 발명의 실시예에 따르면, 고전압 인터페이스 환경에서 중간 게이트 산화막 트랜지스터에 정전기 전류가 직접 인가되지 않고 정전기 전류가 직렬로 연결된 트랜지스터들을 통해 방전되도록 함으로써, 정전기 방전 현상 발생시에도 집적회로를 보호할 수 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 정전기 방전 보호 회로의 회로도를 나타낸다.
도 2는 본 발명의 다른 일실시예에 따른 정전기 방전 보호 회로의 회로도를 나타낸다.
도 3은 본 발명의 또다른 일실시예에 따른 정전기 방전 보호 회로의 회로도를 나타낸다.
도 4는 본 발명의 또다른 일실시예에 따른 정전기 방전 보호 회로의 회로도를 나타낸다.
도 5는 본 발명의 실시예들에 따른 정전기 방전 보호 호로의 동작에 전압-전압 그래프이다.
도 6은 본 발명의 실시예들에 따른 정전기 방전 보호 회로에 정전기 전류가 흐를 경우 제1 전원라인 및 제2 전원 라인에서의 전압-시간 그래프이다.
도 7은 본 발명의 실시예들에 따른 정전기 방전 보호 회로에 정전기 전류가 흐를 경우 제2 노드에서 나타나는 전류를 나타내는 전류-시간 그래프이다.
도 8은 본 발명의 실시예들에 따른 정전기 방전 보호 회로에 정전기 전류가 흐를 경우 각 노드들에서 나타나는 전압을 나타내는 전압-시간 그래프이다.
도 9는 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 포함하는 모바일 장치의 블럭도이다.
도 10은 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 포함하는 컴퓨터 시스템의 블럭도이다.
도 11은 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 포함하는 컴퓨터 시스템의 다른 실시예이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

본 발명은 정전기 전류 또는 고전압으로부터 야기되는 손상으로부터 집적회로 등을 보호하기 위해 사용하는 예시적인 정전기 방전 보호 회로에 대해서 설명한다. 그러나, 본 발명은 이하에서 기술하는 정전기 방전 보호 회로 구성에 한정되지 않고 다양한 실시예로 구현될 수 있다.

도 1은 본 발명의 일실시예에 따른 정전기 방전 보호 회로의 회로도를 나타낸다.

도 1을 참조하면, 정전기 방전 보호 회로(1a)는 ESD 펄스 검출부(100), 인버터 컨트롤부(200), 인버터부(300), 게이트 바이어싱부(400) 및 스택부(500)를 포함한다.

보다 구체적으로 설명하면, 정전기 방전 보호 회로(1a)는 제1 전원라인(L1), 제2 전원 라인(L2), 접지 라인(L3), 적어도 둘 이상의 스택 트랜지스터들(MVN5, MVN6), 제1 저항(Res1), 제1 트랜지스터(MVN1), 제1 커패시터(EGC1), 제2 트랜지스터(MVP1), 제3 트랜지스터(MVP2), 인버터(MVP3, MVN2), 제4 트랜지스터(MVN3) 및 제5 트랜지스터(MVN4)를 포함한다. 설명의 편의를 위하여 정전기 방전 보호 회로(1a)의 회로 구성들 사이의 연결부분 각각을 제1 노드(N1) 내지 제6 노드(N6)로 표시한다.

제1 전원라인(L1), 제2 전원라인(L2) 및 접지 라인(L3)은 전력 핀에 연결되는 것으로, 예컨대 IC 패드(PAD), 본드 와이어, IC 패키지 핀 등을 통해서 회로에 대해 외부적으로 바람직하게 액세스할 수 있는 정전기 방전 보호 회로의 전력 노드를 말하는 것이다. 정전기 방전 보호 회로 내의 전력 노드들은 , 상기 정전기 방전 보호 회로를 포함하는 집적 회로 장치에 연관된 해당 패키지 핀으로 직접 접합되거나 접합되지 않을 수 있다.

ESD 펄스 검출부(100)는 제1 전원라인(L1)과 접지 라인(L3) 사이의 정전기 전류를 검출한다. ESD 펄스 검출부(100)는 제1 전원 라인(L1)과 상기 접지 라인(L3) 사이에 직렬로 연결되는 제1 저항(Res1), 제1 트랜지스터(MVN1) 및 제1 커패시터(EGC1)를 포함한다. 제1 저항(Res1)은 제1 전원 라인(L1)과 제1 노드(N1) 사이에 연결되고, 제1 트랜지스터(MVN1)의 일단은 제1노드(N1)에, 제1 트랜지스터(MVN1)의 다른 일단은 제5 노드(N5)에 연결되며, 제1 트랜지스터(MVN1)의 게이트는 제3 노드(N3)에 연결되고, 바디는 접지라인(L3)에 연결된다. 제1 커패시터(EGC1)는 제5 노드(N5)와 접지 라인(L3) 사이에 연결된다.

인버터 컨트롤부(200)는 인버터(300)를 컨트롤 하기 위한 회로로써, 제2 전원 라인(L2)과 접지 라인(L3) 사이에 연결되어 제1신호를 출력한다. 인버터 컨트롤부(200)는 제2 전원 라인(L2)과 제2 노드(N2) 사이에 연결되는 제2 트랜지스터(MVP1)를 포함한다. 제2 트랜지스터(MVP1)는 게이트가 접지 라인(L3)에 연결되고, 바디가 제2 전원 라인(L2)에 연결된다.

인버터부(300)는 제1 전원라인(L1)과 접지 라인(L3) 사이에 연결되어, 제1신호를 인버팅(invert)한 제2신호를 출력하여, 스택부(500)의 제7 트랜지스터(MVN6)에 인가한다. 인버터부(300)는 제1 전원 라인(L1)과 제3 노드(N3) 사이에 연결되는 제3 트랜지스터(MVP2) 및 제3 노드(N3)와 접지 라인(L3) 사이에 연결되고, 그 입력은 제2 노드(N2)에 연결되는 인버터(305)를 포함한다. 인버터(305)는 제3 노드(N3)와 인버터의 출력 노드인 제4 노드(N4) 사이에 연결되는 제8 트랜지스터(MVP3) 및 제4 노드(N4)와 접지 라인(L3) 사이에 연결되는 제9 트랜지스터(MVN2)를 포함한다. 제3 트랜지스터(MVP2)의 게이트는 제1 노드(N1)에 연결되고, 제3 트랜지스터(MVP2)의 바디는 제1 전원 라인(L1)에 연결된다. 제8 트랜지스터(MVP3)의 게이트는 제2 노드(N2)에 연결되고, 제8 트랜지스터(MVP3)의 바디는 제3 노드(N3)에 연결된다. 제9 트랜지스터(MVN2)의 게이트는 제2 노드(N2)에 연결되고, 제9 트랜지스터(MVN2)의 바디는 접지 라인(L3)에 연결된다.

게이트 바이어싱부(400)는 제1 전원 전압(VDDH)에 따라 제2 전원 전압(VDDM)을 변환한 제3 신호를 상기 스택부(500)의 다른 하나의 트랜지스터(MVN5)와 ESD 전류 검출부(100)에 인가한다. 게이트 바이어싱부(400)는 제1 전원 라인(L1)에 접속되고 그 게이트는 제2 노드(N2)에 연결되는 제4 트랜지스터(MVN3) 및 제2 전원 라인(L2)과 제3 노드(N3) 사이에 연결되고, 그 게이트는 제4 트랜지스터(MVN3)의 일 단자, 즉 제6 노드(N6)에 연결되는 제5 트랜지스터(MVN4)를 포함한다. 제4 트랜지스터(MVN3)의 게이트는 제2 노드(N2)에 연결되고,제4 트랜지스터(MVN3)의 바디는 접지 라인(L3)에 연결된다. 제5 트랜지스터(MVN4)의 게이트는 제6 노드(N6)에 연결되고, 제5 트랜지스터(MVN4)의 바디는 접지 라인(L3)에 연결된다.

스택부(500)는 상기 제1 전원라인(L1)과 상기 접지 라인 사이에 직렬로 연결된 적어도 둘 이상의 트랜지스터를 포함하여 상기 제1 전원 전압을 견디거나 방전한다. 일례로 적어도 두 개의 스택 트랜지스터들은 제1 전원 라인(L1)에 접속되고 그 게이트는 제 3노드(N3)에 접속되는 제6 트랜지스터(MVN5) 및 제6 트랜지스터(MVN5)와 접지 라인(L3) 사이에 연결되고, 그 게이트는 인버터의 출력(N4)에 연결되는 제7 트랜지스터(MVN6)들을 포함한다.

본 발명의 실시예들에 따른 트랜지스터들은 상보성 금속 산화막 반도체(CMOS) 제조 프로세스를 이용하여 형성될 수 있는, p-채널 금속 산화막 반도체(PMOS) 및 n-채널 금속 산화막 반도체(NMOS) 트랜지스터 장치로 구현될 수 있다. 또한 본 발명의 실시예들은 바이폴라 접합 트랜지스터(BJT) 등과 같은 그밖의 적절한 장치 및/또는 제조 프로세스(예컨대, 바이폴라, BiCMOS 등)에서도 동일하게 채용될 수 있다. 예컨대 도 1에 도시된 본 발명의 일 실시예는 상기 제2, 제3 및 제8 트랜지스터는 각각 PMOS 트랜지스터이고, 상기 제1, 제4, 제5, 제6, 제7 및 제9 트랜지스터는 각각 NMOS 트랜지스터로 구현될 수 있다.

먼저 정상 모드에서 도 1의 정전기 방전 보호 회로(1a)의 동작을 살펴보자. 정전기 방전 보호 회로(1a)에 제1 전원 전압(VDDH)이 인가되면, 제1 저항(Res1)을 통하여 제1 노드(N1)는 제1 전원 전압(VDDH)이 인가되고, 제3 트랜지스터(MVP2)는 턴-오프(turn-off)된다. 제2 트랜지스터(MVP1)의 게이트는 접지 라인에 연결되어 있으므로, 제2 트랜지스터(MVP1)은 턴-온되고, 제2 노드(N2)는 제2 전원 전압(VDDM)이 인가된다. 제2 노드(N2)는 제4 트랜지스터(MVN3)의 게이트에 연결되어, 제4 트랜지스터(MVN3)를 턴-온시킨다.

제4 트랜지스터(MVN3)가 제2 노드(N2)의 전위인 제2 전원전압(VDDM)에 의해 턴-온되면, 제 5 트랜지스터(MVN4)의 게이트와 연결된 제6 노드(N6)에는 제1 전원 전압(VDDH)보다 작은 제2전원전압(VDDM)만큼의 전압이 인가되어 제 5 트랜지스터(MVN4)는 턴-온된다. 그리고 제5 트랜지스터(MVN4)가 턴-온되면, 제3 노드(N3)에는 제2 전원전압(VDDM)이 인가되어 제1 트랜지스터(MVN1)이 턴-온되어 제5 노드(N5)는 제2 전원전압(VDDM) 수준이 된다. 또한 제3 노드(N3)에는 제2 전원전압(VDDM)이 인가되면, 제6 트랜지스터(MVN5)가 턴-온되고, 제4 노드(N4)는 인버팅(Inverting)되어 접지 전압(0V)이 된다. 제4 노드(N4)가 접지 전압이 되면, 제7 트랜지스터(MVN6)는 턴-오프된다.

따라서 정전기 방전 보호 회로(1a)는 정상 동작(Normal Mode)시에는 스택부(500)에서 제6 트랜지스터(MVN5)의 게이트는 제2 전원 라인(L2)에 연결되어 제2 전원 전압(VDDM)이 인가되고, 제7 트랜지스터(MVN6)의 게이트는 접지 라인과 연결되어 0V가 인가된다. 그 결과, 제1 전원 전압(VDDH)이 제6 트랜지스터(MVN5)의 일단에 인가되어도 제7 트랜지스터(MVN6)에 의해 접지 라인(L3)로 흐르지 않아 누설 전류가 줄어들고, 제6 트랜지스터(MVN5)의 게이트에는 제3노드(N3)를 통해 제2 전원전압(VDDM)이 인가되어 제7 트랜지스터(MVN6)에는 제2 전원전압(VDDM)을 인가하게 되므로 장기 신뢰성 또한 향상된다.

정전기 방전시(ESD)의 정전기 방전 보호 회로(1a)의 동작을 살펴보자. 정전기 방전 보호 회로는 정전기 현상 발생시에만 활성화되고, 보호되고 있는 회로에 연관된 하나 이상의 입출력 패드의 전압을 충분히 낮은 레벨로 클램프하여 보호되고 있는 회로가 치명적인 손상을 입는 것을 방지한다. 정전기 방전 보호 회로는 상당히 큰 정전기 전류를 우회시키기 위한 전류 방전 경로를 형성한다.

즉, 정전기 방전 보호 회로(1a)의 제1 전원라인(L1)에 정전기 전류가 순간적으로 흐르면(ESD transient mode), 정전기 방전 보호 회로(1a)는 제1 저항(Res1) 및 제1 커패시터(EGC1)에 의해 제1 노드(N1)가 일정시간 동안 로우(Low) 상태, 즉 접지 라인의 전압(0V) 상태를 유지하려고 한다. 이에 제3 트랜지스터(MVP2)가 턴-온되어 제3 노드(N3)의 전위가 제1 전원 전압(VDDH) 범위로 상승한다. 이때 제2 전원 라인(L2)에 연결되어 있는 클램프(Clamp), 트랜지스터들 및 디커플링 캡(Decoupling Cap)들이 기생 커패시턴스로 작용하게 된다.

제1 전원라인(L1)에 정전기 전류(ESD Pulse) 인가시 제2 노드(N2)의 전위가 일시적으로 상승하면, 제2 노드(N2)의 차지가 제2 트랜지스터(MVP1)를 통하여 상대적으로 낮은 전위인 제2 전원전압(VDDM) 노드에 있는 기생 커패시터로 이동하게 됨에 따라 제2 노드(N2)가 다시 일정시간 동안 네거티브 전위를 유지하게 되고, 이로 인해 제4 노드(N4)는 하이(High) 상태, 즉, 제1 전원 전압(VDDH)으로 유지되므로, 제6 트랜지스터(MVN5) 및 제7 트랜지스터(MVN6)가 모두 턴-온된다. 그 결과, 제1 전원라인(L1)의 정전기 전류는 스택부(500)를 통해 접지 라인(L3)으로 방전된다.

따라서 정전기 방전 보호 회로(1a)는 정전기 방전(ESD)시 제1 전원라인(L1)에 정전기 전류가 인가되어도 접지 라인(L3)을 통해 정전기 전류가 원활하게 방출될 수 있다.

도 2는 본 발명의 다른 일실시예에 따른 정전기 방전 보호 회로의 회로도를 나타낸다.

도 2를 참조하면, 정전기 방전 보호 회로(1b)는 ESD 펄스 검출부(100), 인버터 컨트롤부(200'), 인버터부(300), 제1 게이트 바이어싱부(400) 및 스택부(500)를 포함한다. 설명의 편의를 위하여 도 1과의 차이점을 위주로 설명한다.

인버터 컨트롤부(200')는 도 1의 인버터 컨트롤부(200)와 달리, 제2 저항(Res2)을 더 포함한다. 제2 트랜지스터(MVP1)는 제2 전원 라인(L2)과 제2 노드(N2) 사이에 연결되어, 게이트가 접지 라인(L3)에 연결되며 바디가 제2 전원 라인(L2)에 연결된다. 제2 저항(Res2)는 제2 트랜지스터(MVP1)의 게이트와 접지 라인(L3) 사이에 연결된다.

도 3은 본 발명의 또다른 일실시예에 따른 정전기 방전 보호 회로의 회로도를 나타낸다.

도 3을 참조하면, 정전기 방전 보호 회로(1c)는 ESD 펄스 검출부(100), 인버터 컨트롤부(200'), 인버터부(300), 제1 게이트 바이어싱부(400) 및 스택부(500)를 포함한다. 설명의 편의를 위하여 도 1 및 도 2와의 차이점을 위주로 설명한다.

제1 전원 전압(VDDH)은 정전기 방전(ESD) 보호 회로(1c)의 외부로부터 공급받고, 제2 전원 전압(VDDM)은 제1 전원 전압(VDDH)으로부터 생성될 수 있다. 정전기 방전(ESD) 보호 회로(1c)는 제1 전원 전압(VDDH)을 분배하여 제2 전원 전압(VDDM)을 발생하는 전압 분배기를 포함할 수 있다.

또한 ESD 펄스 검출부(100)는 제2 전원전압(VDDM)과 접지 라인(L3) 사이에 제2 커패시터(EGC2)를 더 포함할 수 있다.

도 4는 본 발명의 또다른 일실시예에 따른 정전기 방전 보호 회로의 회로도를 나타낸다.

도 4를 참조하면, 정전기 방전 보호 회로(1d)는 ESD 펄스 검출부(100), 인버터 컨트롤부(200), 인버터부(300), 게이트 바이어싱부(400') 및 스택부(500)를 포함한다. 설명의 편의를 위하여 도 1과의 차이점을 위주로 설명한다.

도 1의 게이트 바이어싱부(400)와 달리, 게이트 바이어싱부(400')는 제3 저항(Res3)을 더 포함할 수 있다. 즉, 제4 트랜지스터(MVN3)는 제1 전원 라인(L1)에 직접 연결되지 않고, 제3 저항(Res3)을 통해 간접적으로 연결될 수도 있다.

도 5는 본 발명의 실시예들에 따른 정전기 방전 보호 회로의 동작을 나타낸 전압-전압 그래프이다.

도 5의 그래프 가로축은 제1 전원 라인(L1)의 전압, 세로축은 각 노드의 전압을 나타낸다. 제2 전원 라인(L2)에 제2 전원 전압(VDDM) 인가 후 제1 전원 라인(L1)에 제1 전원 전압(VDDH)이 인가되는 경우(A 영역), 제1 노드(N1) 내지 제6 노드(N6)에서의 전압을 살펴본다.

본 발명의 실시예들에 따른 정전기 방전 보호 회로(1)가 정상 동작시에는 제1 전원 라인(L1)에 제1 전원 전압(VDDH)이 인가되고, 제2 트랜지스터(MVP1)는 게이트가 접지라인(L3)에 연결되어 있으므로 온(on)되어 제2 노드(N2)는 제2 전원전압(VDDM)이 인가된다. 제1 노드(N1)에는 제1 전원 전압(VDDH)이 인가되고, 이는 제3 트랜지스터(MVP2)를 오프(Off)시킨다. 제2 노드(N2)는 제4 트랜지스터(MVN3)를 온(on)시켜 제6노드(N6)는 제2 전원전압(VDDM)이 인가된다. 제6노드(N6)는 제5 트랜지스터(MVN4)를 온(on)시켜 제3 노드(N3)에 제2 전원전압(VDDM)을 인가한다. 제2 노드(N2)는 인버터(305)로 입력되고, 인버터(305)에 의해 인버팅(inverting)되어 제4 노드(N4)는 접지 전압(GND)이 인가된다. 제7트랜지스터(MVN6)는 제4 노드(N4)에 의해 오프(off)되고, 제6 트랜지스터(MVN5)는 제3 노드(N3)에 의해 온(on)된다.

본 발명의 실시예들에 따른 정전기 방전 보호 회로(1)가 정상 동작시에는 스택부(500)의 트랜지스터들이 모두 온(on)되는 것이 아니기 때문에, 두꺼운 게이트 산화막 트랜지스터를 사용하지 않고도 제1 전원전압(VDDH)을 견딜 수 있다. 즉, 본 발명의 실시예들은 고에너지 신호, 예컨대 규정된 최대 게이트 산화막 전압보다 큰 전압을 생성하는 신호가, 집적회로 내 트랜지스터의 게이트 산화막을 손상시키지 않고서 집적회로의 전력 핀에 여전히 인가될 수 있도록 함과 동시에, 정전기 전류로부터 집적회로를 보호할 수 있다.

도 6은 본 발명의 실시예들에 따른 정전기 방전 보호 회로에 정전기 전류가 흐를 경우 제1 전원라인 및 제2 전원 라인에서의 전압-시간 그래프이고, 도 7은 본 발명의 실시예들에 따른 정전기 방전 보호 회로에 정전기 전류가 흐를 경우 제2 트랜지스터를 통해 흐르는 제2 노드의 전류를 나타내는 전류-시간 그래프이다. 도 8은 본 발명의 실시예들에 따른 정전기 방전 보호 회로에 정전기 전류가 흐를 경우 각 노드들에서 측정된 전압을 나타내는 전압-시간 그래프이다.

도 6을 참조하면, 정전기가 발생할 경우(ESD Event) 정전기 방전 보호 회로(1)의 전압 변화를 볼 수 있다. 정전기 발생 현상은 수 나노초(ns) 미만의 상승 시간 혹은 하강 시간을 통상적으로 갖는 대전압(예를 들면 수천 볼트(V)) 혹은 대전류(예를 들면 수 암페어(mA))의 과도 전류 펄스를 포함하도록 규정될 수 있고, 또한 사실상 정전기인 이벤트가 아닐 수도 있다.

즉, 제1 전원 라인(L1)에 정상 동작시 인가되는 전압보다 더 높은 전압이 순간적으로 인가되나 정전기 방전 보호 회로(1)에 의해 일정시간이 지나면서 방전되는 현상을 볼 수 있다.

도 1 및 도 8을 참조하면, 도 8의 그래프 가로축은 시간, 세로축은 전압을 나타낸다. 제1 전원 라인(L1)에 순간적으로 높은 고전압(ESD voltage)이 인가되는 경우, 제1 노드(N1) 내지 제6 노드(N6)에서의 전압을 살펴본다.

본 발명의 실시예들에 따른 정전기 방전 보호 회로(1)가 정전기 방전시 제1 전원 라인(L1)에 정전기 전압이 인가되면,제1 트랜지스터(MVN1)은 온(on)되므로 일정시간, 즉, 제1저항(Res1)과 제1 커패시터(EGC1)에 기초한 시간상수(RC time)에 의해 제1 노드(N1)는 상기 시간 동안 Low 상태가 된다. 제3 트랜지스터(MVP2)는 상기 시간 동안 제1 노드(N1)의 전압에 기초하여 온(on)되고, 제3 노드(N3)에는 제1 전원라인의 전압이 인가된다. 한편 제2 전원 노드는 상대적으로 낮은 전위를 유지하려고 하며 이로 인해 제2 노드(N2)의 챠지가 제2트랜지스터(MVP1)를 통해 제2전원 노드로 이동하여 제2노드(N2)의 전위가 낮아지므로 이는 인버터(305) 내의 제8트랜지스터(MVP3)를 온(on)시킨다.

제2 트랜지스터(MVP1)는 게이트에 접지 전압이 인가되므로 온(on)되어, 제2 노드(N2)는 상대적으로 매우 낮은 전위인 제2 전원 라인의 전압이 인가되고, 이로 인해 제4 트랜지스터(MVN3)가 오프(off)되어 제5 트랜지스터(MVN4) 역시 오프(off)시킨다. 그로 인해 제3 트랜지스터(MVP2), 제4트랜지스터(MVN3)에 제1 전원라인(L1) 노드의 전위가 인가되면, 제3 노드(N3)의 전위는 제5트랜지스터(MVN4)에 의해 제2 전원라인(L2)으로 누설되지 않고 유지되어 제6 트랜지스터(MVN5)를 온(on) 시킨다. 그리고, 인버터(305)에 의해 제4 노드가 High 상태가 되므로 제 7 트랜지스터(MVN6)가 온(on)되어 스택부(500)의 트랜지스터들이 모두 온(on)되어 정전기는 접지라인(L3)으로 모두 방전된다.

즉, 본 발명의 실시예들에 따른 정전기 방전 보호 회로(1)가 정전기 전류 발생시에는 스택부(500)의 트랜지스터들이 모두 온(on)되기 때문에, 두꺼운 게이트 산화막 트랜지스터를 사용하더라도, 정전기 전류를 모두 접지 라인으로 방전시켜 집적 회로를 보호할 수 있다.

도 9는 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 포함하는 모바일 장치의 블럭도이다.

도 9를 참조하면, 모바일 장치(1000)는 본 발명의 실시예들에 따른 정전기 방전 보호 회로(1)를 포함한 SoC(System on Chip; 이하 SoC, 100), 안테나, 무선 송수신기(1100), 입력 장치(1200), 및 디스플레이(1300)를 포함한다. 무선 송수신기(1100)는 안테나를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(1100)는 안테나를 통하여 수신된 무선 신호를 SoC(100)에서 처리될 수 있는 신호로 변경할 수 있다.

따라서, SoC(100)는 무선 송수신기(1100)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(1300)로 전송할 수 있다. 또한, 무선 송수신기(1100)는 SoC(100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나를 통하여 외부 장치로 출력할 수 있다.

입력 장치(1200)는 SoC(100)의 동작을 제어하기 위한 제어 신호 또는 SoC(100)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

도 10은 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 포함하는 컴퓨터 시스템의 블럭도이다.

도 10을 참조하면, 본 발명의 실시예들에 따른 정전기 방전 보호 회로(1)를 포함한 SoC(100)를 포함하는 컴퓨터 시스템(2000)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

컴퓨터 시스템(2000)은 SoC(100), 메모리 장치(2400)와 메모리 장치(2400)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2300), 디스플레이(2100) 및 입력 장치(2200)를 포함한다.

SoC(100)는 입력 장치(2200)를 통하여 입력된 데이터에 따라 메모리 장치(2400)에 저장된 데이터를 디스플레이(2100)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(2200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. SoC(100)는 컴퓨터 시스템(2000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2300)의 동작을 제어할 수 있다.

실시 예에 따라 메모리 장치(2400)의 동작을 제어할 수 있는 메모리 컨트롤러(2300)는 SoC(100)의 일부로서 구현될 수 있고 또한 SoC(100)와 별도의 칩으로 구현될 수 있다.

도 11은 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 포함하는 컴퓨터 시스템의 다른 실시예이다.

도 11을 참조하면, 본 발명의 실시예들에 따른 정전기 방전 보호 회로(1)를 포함한 SoC(100)를 포함하는 컴퓨터 시스템(3000)은 이미지 처리 장치(image process device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.

컴퓨터 시스템(3000)은 SoC(100), 메모리 장치(3400)와 메모리 장치(3400)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(3300)를 포함한다. 또한, 컴퓨터 시스템(3000)은 이미지 센서(3100) 및 디스플레이(3200)를 더 포함한다.

컴퓨터 시스템(3000)의 이미지 센서(3100)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 SoC(100) 또는 메모리 컨트롤러(3300)로 전송된다. SoC(100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(3200)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(3300)를 통하여 메모리 장치(3400)에 저장될 수 있다.

또한, 메모리 장치(3400)에 저장된 데이터는 SoC(100) 또는 메모리 컨트롤러(3300)의 제어에 따라 디스플레이(3200)를 통하여 디스플레이된다. 실시 예에 따라 메모리 장치(3400)의 동작을 제어할 수 있는 메모리 컨트롤러(3300)는 SoC(100)의 일부로서 구현될 수 있고 또한 SoC(100)와 별개의 칩으로 구현될 수 있다.

또한 본 발명의 실시예들에 따른 SoC(100)는 TSV(Through Silicon Via), SIP(System In Package) 또는 MCP(Multi-Chip Package) 중 적어도 어느 하나의 방법으로 패키징될 수 있다. TSV란 최근 반도체 메모리(memory) 및 메모리 모듈 각각의 밀도(density)를 크게 하기 위하여, 관통 실리콘 비아(through silicon via(TSV))를 이용하여 복수의 SoC(100)를 수직방향으로 적층하여 접속시킨 3D 칩 제조 공정 기술을 말한다.

멀티-칩 패키지(Multi-Chip Package: MCP)는 복수의 SoC(100)들을 포함하는 패키지로서 응용 제품에 따라 필요한 메모리들을 조합할 수 있고 이동 전화기 등 이동 통신 장치의 공간 효율화에도 크게 기여한다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

1a,1b,1c : 정전기 방지 보호 회로
100 : 정전기 펄스 검출부
200 : 인버터 컨트롤부
300 : 인버터부
400 : 게이트바이어싱부
500 : 스택부
N1,N2,N3,N4,N5,N6 : 제1노드,제2노드,제3노드,제4노드,제5노드,제6 노드
EGC1, EGC2 : 제1 커패시터,제2 커패시터
MVN1 : 제1 트랜지스터
MVP1,MVP2,MVN3 : 제2 트랜지스터, 제3 트랜지스터,제4트랜지스터
MVN4,MVN5,MVN6 : 제5,제6,제7 트랜지스터
MVP3 : 제8트랜지스터
MVN2 : 제9 트랜지스터

Claims

제1 전원 전압을 제공하기 위한 제1 전원라인;
제2 전원 전압을 제공하기 위한 제2 전원 라인;
접지 전압 단자에 연결된 접지 라인;
상기 제1 전원라인과 상기 접지 라인에 직렬로 연결되는 적어도 두 개의 스택 트랜지스터들;
상기 제1 전원라인과 제1 노드 사이에 연결되는 제1 저항;
상기 제1 노드와 상기 접지 라인 사이에 직렬로 연결되는 제1 트랜지스터 및 제1 커패시터;
상기 제2 전원 라인과 제2 노드 사이에 연결되고, 게이트는 상기 접지 라인에 연결되는 제2 트랜지스터;
상기 제1 전원라인과 제3 노드 사이에 연결되고 게이트는 상기 제1 노드에 연결되는 제3 트랜지스터;
상기 제3 노드와 상기 접지 라인 사이에 연결되고, 그 입력은 상기 제2 노드에 연결되는 인버터;
상기 제1 전원라인에 접속되고 그 게이트는 상기 제2 노드에 연결되는 제4 트랜지스터; 및
상기 제2 전원 라인과 상기 제3 노드 사이에 연결되고, 그 게이트는 상기 제4 트랜지스터의 일 단자에 연결되는 제5 트랜지스터를 포함하고,
상기 제1 트랜지스터의 게이트는 상기 제3 노드에 연결되는 정전기 방전 보호 회로.
제1항에 있어서, 상기 적어도 두 개의 스택 트랜지스터들은
상기 제1 전원라인에 접속되고 그 게이트는 상기 제3 노드에 접속되는 제6 트랜지스터; 및
상기 제6 트랜지스터와 상기 접지 라인 사이에 연결되고, 그 게이트는 상기 인버터의 출력 노드에 연결되는 제7 트랜지스터들을 포함하는 정전기 방전 보호 회로.
제2항에 있어서, 상기 인버터는
상기 제3 노드와 상기 인버터의 출력 노드인 제4 노드 사이에 연결되는 제8 트랜지스터; 및
상기 제4 노드와 상기 접지 라인 사이에 연결되는 제9 트랜지스터를 포함하는 정전기 방전 보호 회로.
제1항에 있어서, 상기 정전기 방전 회로는
상기 제2 트랜지스터의 게이트와 상기 접지 라인 사이에 연결되는 제2 저항을 더 포함하는 정전기 방전 보호 회로.
제1항에 있어서, 상기 제1 전원 전압은 상기 정전기 방전 보호 회로의 외부로부터 공급받고,
상기 제2 전원 전압은 상기 제1 전원 전압으로부터 생성되는 정전기 방전 보호 회로.
제1항에 있어서, 상기 정전기 방전 보호 회로는
상기 제1 전원라인과 상기 제4 트랜지스터의 일단 사이에 적어도 하나의 저항을 더 포함하는 정전기 방전 보호 회로.
제1항에 있어서,
상기 제2 전원 전압과 상기 접지라인 사이에 제2 커패시터를 더 포함하는 정전기 방전 보호 회로.
제5항에 있어서, 상기 정전기 방전 보호 회로는
상기 제1 전원 전압을 분배하여 상기 제2 전원 전압을 발생하는 전압 분배기를 더 포함하는 정전기 방전 보호 회로.
제3항에 있어서, 상기 제2, 제3 및 제8 트랜지스터는 각각 PMOS 트랜지스터이고,
상기 제1, 제4, 제5, 제6, 제7 및 제9 트랜지스터는 각각 NMOS 트랜지스터인 정전기 방전 보호 회로.
제1 전원 전압을 제공하기 위한 제1 전원라인;
제2 전원 전압을 제공하기 위한 제2 전원 라인;
접지 전압 단자에 연결된 접지 라인;
상기 제1 전원라인과 상기 접지 라인 사이에 직렬로 연결된 적어도 둘 이상의 트랜지스터를 포함하여 상기 제1 전원 전압을 견디거나 방전하는 스택부;
상기 제1 전원라인과 상기 접지 라인 사이의 정전기 전류를 검출하는 정전기 펄스 검출부;
상기 제2 전원 라인과 상기 접지 라인 사이에 연결되어, 상기 제2 전원 전압보다 작은 제1신호를 출력하는 인버터 컨트롤부;
상기 제1 전원라인과 상기 접지 라인 사이에 연결되어, 상기 제1신호를 인버팅(invert)한 제2신호를 출력하여, 상기 스택부의 어느 하나의 트랜지스터에 인가하는 인버터부; 및
상기 제1 전원 전압에 따라 상기 제2 전원 전압을 변환한 제3 신호를 상기 스택부의 또다른 하나의 트랜지스터와 상기 정전기 펄스 검출부에 인가하는 게이트 바이어싱부를 포함하는 정전기 방전 보호 회로.